Altera FPGA/CPLD设计（高级篇）（第2版）（附光盘1张） - EDA先锋工作室,吴继华,蔡海宁,王诚 编著 - 缺书网
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新书《深入理解Altera FPGA 应用设计》出版倒计时
[i=s] 本帖最后由 coyoo 于
13:50 编辑
内 容 简 介
本书结合作者多年工作实践，以开发流程为主线，通过大量实例详细介绍了FPGA开发、调试方面的一些基本方法和独特技巧；提出了一种“自动化”开发设计的理念，即通过批处理加脚本的方式自动完成FPGA设计工程的建立、编译和转移，以及在使用ModelSim设计仿真时，一键式完成整个仿真流程的方法。对于FPGA设计调试和测试方面，则详细介绍了SignalTap II的使用，并重点介绍了Virtual JTAG（虚拟JTAG）。
本书可作为高等院校通信工程、电子工程、计算机、微电子等专业有一定FPGA开发基础的学生的参考用书，也可作为硬件工程师、FPGA工程师的工具书。
这次能够请到夏宇闻大师作序，深感荣幸！
2013年11月我受Altera公司大学计划负责人陈卫中博士邀请，出席在南京召开的全国教师会议，巧遇北京航空航天大学出版社的董编辑，交谈后才知晓有这么一本书即将出版。她请求我浏览一下书稿，并对该书做一个客观的评价。两周前，北京至芯科技的雷总从北航出版社把书稿取来，我才有机会通读了书稿。
我没有时间反复品读书稿的全部内容，也不认识书的作者王敏志，对他的人品和技术水平一无所知。尽管如此，仅从书稿的质量我就能明显地感觉到作者的写作态度是很认真的，书中的许多内容的确是作者本人工作经验的累积，我能体会到作者想与读者交流分享经验的真诚愿望。本书文字简洁，内容通俗易懂，介绍了FPGA应用设计常用的综合和仿真工具中能显著提高工作效率的几个重要方法。因此这本书对于已进入FPGA设计行业，但还不太熟练的年轻工程师很有参考价值。
当然，任何人都不能期望只读几本书后就能掌握FPGA复杂应用设计的全部诀窍。完成FPGA复杂应用设计没有捷径可走，只能凭借设计者不屈不饶的顽强意志、科学严密的工作作风，并且在长期实践中坚持不断地学习，积累经验。
希望北航出版社的“博客藏经阁”系列图书，能为从事应用设计的工程师和学生提供互相交流设计经验的平台，使得我国的电子设计水平更上一层楼。
北京航空航天大学电子信息工程学院退休教授
北京至芯科技公司FPGA培训顾问
FPGA的规模越来越大，FPGA的设计也越来越复杂，我们看到，FPGA不但部分代替了DSP的功能，同时加速了和CPU的融合速度，FPGA设计工程师面临既要充当硬件工程师又要充当软件工程师的要求。随着工艺的进步，FPGA除了向更加高端的方向发展，同时也扩展了其在低端的应用市场，掌握FPGA开发技术可以提高电子工程师的竞争能力，同时也能扩展工程师岗位适应空间。
EDA本身就是指电子自动化设计，在本书中，笔者根据多年的实际工作经验总结了一个自动化设计开发理念：设计开发过程中存在许多需要重复操作的流程，而这些的操作都有相关的指令，所以我们可以将这些操作的指令组织在一个脚本文件里，然后通过批处理的方式达到“自动化”地跑这些需要重复操作的流程。这种“批处理加脚本”的开发、仿真和调试方法，是本书介绍的一大重点。而且实践证明，实际工作中也大大提高了笔者的效率。
合理地使用批处理可以提高设计的效率。开发后期占用读者更多时间的是设计的调试和测试，本书在介绍了常规的调试工具（SignalTap II）之后，使用了虚拟JTAG这个调试测试利器，这是因为在项目设计完成后进行系统测试的时候，虚拟JTAG可以让读者摆脱额外的测试接口，直接利用FPGA现成的JTAG口完成系统的测试工作。笔者借助虚拟JTAG完成了多通道TDC、多通道ADC以及PMT能谱等测试，大大提高了测试效率和效果。
正是这些可以提高我们设计效率的技巧和组件，构成了本书的一大特色，也是笔者特别希望介绍给广大读者的。FPGA的设计开发是一种应用工程，本书更多是在告诉大家“怎么做”和“怎么做会更好”；当然如果可能，也会尽量给出“为什么”要这样做，但这并不是我们工程应用的重点。
本书主要内容
本书以Altera的FPGA开发流程为基础，详细介绍Altera FPGA开发过程以及一些开发技巧，分为9章：
第1章 在介绍FPGA设计基本要求的基础上，主要介绍FPGA开发前的准备事项。
第2章 介绍如何快速建立自己的第一个Quartus II工程，重点介绍应用TCL脚本来操作Quartus II工程。
第3章 重点介绍Altera推荐的FPGA开发技巧。
第4章 介绍了使用ModelSim仿真Altera FPGA设计，重点推荐自动化仿真的概念和方法。
第5章 介绍了时序分析，并使用TimeQuest对Altera FPGA设计进行时序分析。
第6章 介绍了如何对FPGA进行优化，重点介绍了Altera的增量式编译方法。
第7章 介绍了如何对FPGA设计进行调试和测试，在SignalTap II工具的基础上，推荐使用Virtual JTAG对Altera FPGA设计进行测试。
第8章 介绍了几个笔者项目实践中用到的实例，其中包括FIFO和SDRAM的特殊应用、高速串行接口（GXB）的仿真（特别是Byte Ordering模块的仿真）以及FPGA TDC设计实例。
第9章 介绍了Altera FPGA设计开发的一些比较高级的技巧，在了解FPGA器件结构的基础上使用一些优化手段，还可以了解到如何使用物理综合以及DSE工具对Altera FPGA设计工程进行优化。
在此需要特别感谢北京航空航天大学出版社工作人员对本书的关心和支持，尤其是编辑的大力支持。
最后感谢您选择了这本书，如果对书里的内容有什么批评、建议或者对书中的内容有任何的困惑都欢迎大家和我联系。
电子邮件：[url=mailto:][/url]
博客：/BLOG_coyoo_41415.HTM
王敏志 2014年1月
第1章 好好准备你的FPGA设计1
1.1 FPGA设计要求“软硬兼施”吗1
1.2 如何选择一个合适的FPGA31.3 教你如何从顶层规划你的设计71.4 进行早期功耗估算避免FPGA动力不足91.4.1 早期功耗估算9
1.4.2 精确功耗估算131.5 规划并选择片内调试工具16
1.6 小结17第2章 快速建立你的第一个FPGA工程18
2.1 FPGA设计基本流程18
2.2 手把手教你用Quartus II建立FPGA工程202.3 教你如何利用脚本创建工程242.3.1 Quartus II各个设计流程对应的脚本命令24
2.3.2 Quartus II TCL包（Package）252.3.3 执行与Quartus II有关脚本的入口262.3.4 利用脚本创建工程272.4 利用脚本约束你的工程28
2.5 利用脚本自动化完成FPGA设计292.6 实例分析312.7 小结37第3章 采用Altera的建议进行FPGA设计38
3.1 利用Quartus II模板开始逻辑设计38
3.2 同步FPGA设计方法及指导393.2.1 同步设计的基本原则39
3.2.2 异步设计的危害403.3 使用Altera的宏函数41
3.4 在FPGA中实现除法功能413.4.1 二进制快速除法41
3.4.2 使用Altera除法函数433.5 Altera推荐的代码风格45
3.6 在代码中使用寄存器而不是锁存器533.6.1 锁存器电路结构53
3.6.2 逻辑设计中哪些情况会产生锁存器543.6.3 锁存器分析实例563.7 使用Altera“原语”模块59
3.7.1 如何让设计中的LCELL不被软件优化60
3.7.2 进位链以及如何应用在自己的设计中623.8 小结65
第4章 使用ModelSim进行仿真66
4.1 ModelSim仿真工具介绍66
4.2 使用ModelSim软件进行仿真684.2.1 仿真基础——利用GUI完成仿真68
4.2.2 通过创建仿真工程来设计仿真724.3 为ModelSim独立版本提取Altera仿真库75
4.3.1 提取Altera仿真库的步骤75
4.3.2 仿真Altera器件到底需要提取哪些库774.4 教你如何用脚本完成ModelSim的自动化仿真流程81
4.5 ModelSim使用问题实例824.6 教你如何写TestBench864.7 实例练习884.7.1 练习前准备88
4.7.2 GUI方式仿真实例914.7.3自动化创建工程仿真实例924.8 小结93
第5章 教你如何用TiemeQuest来分析你的设计94
5.1 10分钟学会使用TimeQuest94
5.1.1 时序分析的基本概念94
5.1.2 教你使用TimeQuest955.2 时序分析的基础98
5.3 了解什么是时序约束1045.3.1 时钟约束104
5.3.2 I/O约束1055.4 约束例外111
5.4.1 多周期路径约束111
5.4.2 假路径约束1145.5 TimeQuest使用实例116
5.6 小结124第6章 对你的FPGA设计进行优化125
6.1 增量编译使设计加速125
6.1.1 什么是增量编译125
6.1.2 认识什么是逻辑锁1286.1.3 开始使用增量编译1326.2 选择使用合适的设置和约束来优化设计144
6.2.1 优化之前145
6.2.2 时序优化1466.2.3 面积优化1516.3 小结152
第7章 对你的FPGA设计进行调试和测试153
7.1 SignalTap II153
7.1.1 教你快速认识SignalTap II 调试模块153
7.1.2 教你快速创建第一个SignalTap II 调试模块并调试1547.1.3 教你使用SignalTap II高级功能——Storage Qualification1617.1.4 教你使用SignalTap II高级功能——Powerup Trigger1657.2 FPGA测试利器Virtual JTAG168
7.2.1 你所要了解的JTAG168
7.2.2 告诉你什么是Virtual JTAG1727.2.3 教你如何在设计中使用Virtual JTAG Interface （VJI）1757.2.4 教你用脚本创建自己的GUI虚拟JTAG测试平台1807.2.5 单个JTAG连接多条电缆、多FPGA在虚拟JTAG中的应用1857.3 工程更改管理（ECO）187
7.3.1 ECO及其基本操作流程187
7.3.2 ECO那些事儿之属性编辑器1897.3.3 ECO那些事儿之LE与ALM1947.3.4 ECO那些事儿之ALM的DATAF端口2007.4 对你的FPGA进行正确配置204
7.5 小结216第8章 设计实例应用分析217
8.1 如何设计应用Altera的FIFO217
8.1.1 教你如何设计自己的同步FIFO218
8.1.2 教你如何使用Altera的同步FIFO2228.1.3 教你如何使用Altera的异步FIFO2278.2 教你如何向他人转移设计时保护自己的知识产权228
8.2.1 FPGA安全性设计——Altera方案229
8.2.2 如何加密转移自己的设计2338.3 FPGA外挂接口之SDRAM235
8.3.1 SDRAM芯片235
8.3.2 SDRAM控制器逻辑设计2398.4 高速串行接口设计没有看上去那么难259
8.4.1 GXB模块介绍259
8.4.2 GXB应用实例2658.5 教你如何在FPGA中设计TDC272
8.5.1 告诉你到底什么是TDC273
8.5.2 基于FPGA的TDC那些事儿之3大难题2778.5.3 基于FPGA的TDC那些事儿之设计资源LAB2808.5.4 基于FPGA的TDC那些事儿之粗细时间2858.5.5 基于FPGA的TDC那些事儿之自动校准及测量精度2928.6 利用FPGA TDC测量PLL核抖动实例295
8.7 小结300第9章 Altera FPGA高级设计技巧301
9.1 器件结构对代码风格的影响301
9.2 基本逻辑结构分析3029.3 可采用的设计技巧3099.4 专有资源利用以及优化关键路径3189.5 使用Quartus II的物理综合对设计进行优化3199.5.1 针对性能的物理综合优化选项323
9.5.2 布线的物理综合优化3259.6 了解什么是寄存器打包325
9.7 探索设计的高级手段——DSE3329.8 小结336参考文献337CPUdesign 计算机组成原理实验多时钟周期CPU设计，包含VHDL代码的 电路图， 详细截 -FPGA-Verilog 238万源代码下载-
&文件名称: CPUdesign
& & & & &&]
&&所属分类:
&&开发工具: WORD
&&文件大小: 12131 KB
&&上传时间:
&&下载次数: 66
&&提 供 者:
&详细说明：计算机组成原理实验多时钟周期CPU设计，包含VHDL代码的设计，实验电路图，实验详细截图。-Computer component experiments designed more CPU clock cycles, including VHDL code design, test circuit, test detailed screenshots.
文件列表(点击判断是否您需要的文件，如果是垃圾请在下面评价投诉):
&&多时钟周期CPU设计\报告文档.docx&&.................\MulCyl_CPU.rar&&.................\visio图\多周期指令执行周期.vsd&&.................\.......\状态图.vsd&&.................\.......\多周期CPU设计.vsd&&.................\截图\1.PNG&&.................\....\4.PNG&&.................\....\5.PNG&&.................\....\2.PNG&&.................\....\3.PNG&&.................\....\6.PNG&&.................\....\7.PNG&&.................\....\8.PNG&&.................\....\9.PNG&&.................\....\10.PNG&&.................\....\11.PNG&&.................\....\12.PNG&&.................\visio图&&.................\截图&&多时钟周期CPU设计
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&[] - ALU与ALU控制器设计，verlog语言书写
&[] - 移位乘法器的输入为两个4位操作数a和b，启动乘法器由stb控制，clk信号提供系统定时。乘法器的结果为8位信号result,乘法结束后置信号done为1.
乘法算法采用原码移位乘法，即对两个操作数进行逐位的移位相加，迭代4次后输出结果。具体算法：
1. 被乘数和乘数的高位补0，扩展成
&[] - 8位cpu的VHDL设计,16条指令系统,以及部分测试代码,开发工具是quartusii_60_pc
&[] - Lattice 超精简8位软核cpu--Mico8，开放所有源代码，包括VHDL，编译器，支持GCC编译器。可在Lattice所有FPGA和MachXO 器件上使用。本例包含示例和说明文档。对使用Lattice器件的用户或者学习CPU设计的人员有较高参考价值。
&[] - 简单5级流水线cpu的verilog逻辑设计
&[] - verilog编写的简单的cpu，用于参考，已经过仿真
&[] - 四位乘法器的VHDL语言设计，并有原理图的描述
&[] - 以前在学校里的课程设计，使用verilog编写的一个cpu程序，可以下板子
&[] - 详细介绍了如何设计一个简单的16位cpu.其中包含了从最基础的指令系统开始到最复杂的cu控制器的设计思路，方案.最后还介绍了一些有关vhdl语言的用法,并给出了具体的cpu部件的vhdl代码,从而帮助大家更为深刻的学习如何设计一个简单的cpu
&[] - 一个多周期cpu的完整设计，quartus平台，Verilog实现，内含实验报告，和详细的各模块功能表基于Quartus II 6.0 vhdl语言周期可调多波形发生器。芯片 EP1C6Q240C8 .编译下载，锁引脚，示波器显示_百度知道
基于Quartus II 6.0 vhdl语言周期可调多波形发生器。芯片 EP1C6Q240C8 .编译下载，锁引脚，示波器显示
谢谢各位了，全部实现实在做不出来。麻烦各位了，答案满意可提高悬赏哦！
我有更好的答案
这个不难的！！
但是很麻烦呀，而且很多小问题解决的不了
结果怎么都出不来。既然对您来说不难
那就发发慈悲帮一下呗！ 谢谢了
用rom表。。。结合MATLAB比较方便一点。。
可以给出具体的步骤
过程简单，，比较繁琐。。先找到quratus中的IP核。。选择rom表。。你要是不嫌累的话可以手动输入。。或者结合单片机或者MATLAB将数据自动生成。。填写到rom中。。在时钟的的驱动下，，提取ROM表中的数据。。送到DAC就会出来各种波形。。改变时钟读取数据的频率就可以改变，，生成的信号的频率了。。。祝你成功。。。
谢谢你哦！ 可是这个不需要程序吗？直接在ROM中填写数据就行了吗？而且怎么在示波器上显示呢？
你需要编写程序生成ROM表。。也可以直接用计算器算出来填进去。。用程序的时候比较方便一点。。
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