如何进入BIOS更改电源设置使得正常关机_百度知道||||||||||
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志成VS.TP59S5-V2.2 42寸组装机主板 万能主板 总线
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今天店里收了一部42寸贴牌索尼液晶图像故障呈现彩色成鬼脸图像，听客户描述是家里小孩看电视乱按遥控图像才变成这样的。经拆看主板是志成VS.TP59S5-V2.2 42寸组装机主板 万能主板恢复出厂故障依旧，不知道该板如何进入总线请教版主和大家。按菜单然后输入什么数字怎么进。在此谢谢各位同行！
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我也正在找这个进总线方法，有哪位大师知道怎么进吗
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进工厂模式调屏参就好了。
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刷程序就行啦
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菜单+1147即可
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菜单然后数字308，或者菜单然后数字3008
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志成 AV308
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谢谢 感谢分享
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我的板是志成VS.TP59S6-V2.2&&是信号源+308进工厂模式，调屏参都是中文的很方便
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谢谢各位师傅
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笔记本主板各种信号说明（其余的烦请各位达人继续补充，或者有什么错误的请指教）
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各种信号说明（其余的烦请各位达人继续补充，或者有什么错误的请指教）
& &很多的人在看笔记本时，对里面的各种代号，弄不清楚！其实这些都是英文缩写！
&&f# r. I! F# [
&&首先说ALW,它的英文全称是Alway,意思是总是，如+5VALW,它用在当电源插上后，这个电压就应该都有的，所以我们在插上电源后，只有是ALW，不管是3VALW,还是5VALW，只要是ALW，都应该有它相应的电压，它是给开机电路用的，如EC等。$ n$ g7 C3 }
& &其次是SUS，它的英文全称是Suspend,意思是延缓，挂起的意思，如+3VSUS（SLP_S5# CTRLD POWER这些将在上电时序中讲解）它的电压产生实在ALW的电压后面，当接收到 SUS_on控制电压后就会产生此一系列的电压，此电压不是主要供给电压，只是为下一步的电压产生提供铺垫，但不代表这电压不重要，没有SUS电压，后面的电压就不会产生。0 }& W) B& \6 D% y# v$ V6 D
&&再次是RUN电压，RUN电压没有缩写，它的意思就是跑、运行的意思，这个才是南北桥工作的主要电压，当然南北桥也需要SUS电压。系统真正运行的话就需要RUN电压正常，如果RUN电压不稳定会造成主板的不稳定。
& &未完请继续………………………………………………………………………………………
转帖, k$ Z&&i# p+ `
' j8 H. P0 f8 B$ @
& & 总复位信号: PLTRST#是Intel& ICH9整个平台的总复位(如：I/O、 BIOS芯片、网卡、 北桥等等)。在加电期间及当S/W信号' M. T9 r' P; L
通过复位控制寄存器（I/O 寄存器 CF9h）初始化一个硬复位序列时ICH9确定PLTRST#的状态。在PWROK和VRMPWRGD为高电平之后ICH9) w& t2 F4 _# a' @
9 S9 ~&&T; ?8 T&&X9 }8 F# _) v
驱动PLTRST#最少1毫秒是无效的。当初始化通过复位控制寄存器 (I/O 寄存器 CF9h)时ICH9驱动PLTRST#至少1毫秒是有效的。7 v- c4 C) x3 b8 S$ Z" n
注释: 只有VccSus3_3正常时PLTRST#这个信号才起作用. . ^2 g% u$ o8 q3 X& a, ~
% U/ h2 m- h- E& Z: c3 k* o
THRM#& & & & 热报警信号:激活THRM#为低电平信号使外部硬件去产生一个SMI#或者SCI信号
& &热断路信号: 当THRMTRIP#信号为低电平型号时，从处理器发出热断路型号，ICH9马上转换为S5状态。ICH9将不等待来自处理器的5 K' r6 s7 A) ^/ }8 F. V
准予停止的信号返回便进入S5状态。
$ v5 V/ ~( I% L% }
SLP_S3#& & & &&&
&&S3 休眠控制信号: SLP_S3# 是电源层控制。当进入S3（挂起到内存）、S4（挂起到硬盘）、S5（软关机）状态时这个信号关掉所
有的非关键性系统电源。
SLP_S4#& & & &
&&S4 休眠控制信号: SLP_S4# i是电源层控制信号. 当进入S4（挂起到硬盘）、S5（软关机）状态时这个信号关掉所有的非关键性系&&J3 w5 b+ [0 v' K6 I1 g# ~
统电源。' }3 n" V9 ?; V/ m
注释: 这个Pin脚以前常用于控制ICH9的DRAM电源循环功能.
注释:在一个系统中关于Intel的AMT的支持，这个信号常用于控制DRAM的电源， 2 p5 Y2 s0 Y! r4 e' d" n) R- S
注释：在M1状态下（当主机处于S3、S4、S5状态及可操作子系统运行状态）这个信号被强制为高电平连同SLP_M#给DIMM提供充足的电
" ?# M9 ]& b7 q" z
源用于可操作子系统。8 S8 U# g" J' s% y. F9 T
. |7 v# v! p2 W
SLP_S5#& & & &
&&S5 休眠控制信号: SLP_S5# 是一个电源层控制信号.当系统进入S5（软关机）状态时SLP_S5# 用于关闭系统所有的非关键性电源。
% K& }5 l&&p& r/ K
SLP_M#& & & &
&&可操作睡眠状态控制信号:用于电源层控制Intel AMT子系统。如果不存在可操作引擎固件，SLP_M#将与SLP_S3#同步。5 Q+ h" ^% p/ }9 R3 D* |0 ~: O
* k8 p3 v- O. ^
S4_STATE# 9 t( G& y- f$ s
&&S4 状态指针信号:当机器在S4或者S5状态下该信号为低电平有效。当机器在S3状态时可操作性引擎强制SLP_S4#连同SLP_S4#处于高
电平，这个信号能用于其它设备了解本机的当前状态 。
强力支持！
&&电源正常信号:所有电源分配总线稳定99ms以及PCICLK稳定1ms时，PWROK给南桥一个有效标志。. PWROK可以异步驱动。PWROK低电
平的，南桥就会认为PLTRST#有效。
注释: 1. 在正常的三个RTC时钟周期里南桥使电源完全复位并生成完整的PLTRST#信号输出，PWROK必须是最小值处于无效状态。
2. PWROK必须无假信号，即使RSMRST#是低电平。 2 v- a4 W% M5 h
CLPWROK6 z& `& t' [& }! }. s/ g$ h, ]
&&控制LINK电源正常信号:当CLPWROK有效时，表示从电源到控制LINK子系统（北桥、南桥等）是稳定的以及通知南桥使CL_RST#无效
直到北桥收到这个信号。
注释:RSMRST#无效之前CLPWROK不许有效。- C9 `' c" Y0 j. R
注释:在PWROK有效之后CLPWROK不许有效。
$ K+ @( A/ `$ F. F
PWRBTN# , i, G7 O$ r- u& j0 ]& u" W$ ~
&&电源按钮:电源按钮将引起SMI#或者SCI来指出系统的一个睡眠状态。如果系统已经是睡眠状态，那么这个信号将触发一个唤醒事件' j6 M( c2 ^&&W3 `$ L
' j+ g2 @6 ^4 U
。如果PWRBTN#有效时间超过4s，不管系统在S0、S1、S3、S4状态，这时都会无条件转换到S5状态。这个信号的内部有一个上拉电阻% g2 Y: ~" n6 I; k" A* w+ U
6 {5 r2 b9 F; M! I+ d$ A- Y
及输入端有一个内设的16ms防反跳的设计。 ( w% y8 [+ h% K
3 W4 _: c1 Y1 ~1 \- P
&&铃声提示: 这个信号是一个来自Modem的输入信号。它允许一个唤醒事件，在电源故障的时候进行保护 。
% o1 G7 J6 d8 l1 ^7 ?5 t% p
SYS_RESET# 1 |1 D! g&&[: h
&&系统复位:防反跳之后这个信号强制一个内部的复位。如果SMBus空闲，南桥将马上复位，另外，在系统强迫一个复位之前，
- y5 [4 c# Y8 j% O
SYS_RESET#将等待25ms±2ms直到SMBus空闲。
&&恢复常态的复位信号:这个信号用于重置供电恢复逻辑, 所有电源都有效至少10ms这个信号才会起作用,当解除有效后,这个信号是
: L/ c) [' V! l: b8 L
挂起的汇流排稳定的一个标志 。
) C& E% X% x8 r2 b3 N
LAN_RST# 8 c- B0 Q9 I2 U( O! ^! I4 m. H
&&LAN 复位:当这个信号有效的时候，在LAN内部控制器进行复位，在LAN的ccLAN3_3 和 VccLAN1_05及VccCL3_3电源正常状态下该信( A5 d, P$ b- `, K
号才会有效。当解除有效后,这个信号是LAN汇流排稳定的一个标志
注释: 1. 在RSMRST# 解除有效之前LAN_RST# 必须是有效的。
2. 在PWROK有效之后，LAN_RST# 必须有效。
3. 在VccLAN3_3 和 VccLAN1_05及VccCL3_3电源都正常的情况下LAN_RST#必须有效1ms。2 ?6 m( M/ C% i
4. 如果集成网卡不用LAN_RST#可以把它连接到Vss。
% ^! P1 J, h8 S" M4 \
WAKE# 8 \" U" ?1 Y; ?4 @* u
&&PCI Express* 唤醒事件 :边带唤醒信号在PCI Express插槽上有部件并发出唤醒请求信号 。* {&&B+ |1 l1 w
( Q7 `; c4 h$ F* S9 H/ O
MCH_SYNC# * r" Q: Z0 a% R6 ^. ~
&&北桥同步信号:这个输入信号与PWROK在内部是相与的，该信号连接到北桥的ICH_SYNC# 输出端。 * j' J&&p; U
4 F8 _* z0 e, H# x+ U) r&&`) }6 }, P
SUS_STAT# / LPCPD# 0 X* k&&D1 y" V7 K7 H5 K
&&挂起状态信号:该信号有效表明系统马上要进入低功率状态。它能监控这些设备以及内存从正常模式进入挂起模式，也能用于隔离
其它外围设备的输出并关闭它们的电源，该信号在LPC I/F上调用LPCPD#来实现的。 ) P4 C; K& k* E7 H
&&挂起时钟信号:这个时钟是RTC时钟发生器通过其它芯片产生的时钟来输出的。 7 |4 a9 t. w0 C+ j/ Z+ w
&&CPU电源正常信号:这个信号直接连接到CPU电源管理芯片，该信号正常表示VRM是稳定的。这个输入信号与PWROK在内部是相与的! \& \6 E4 U3 e5 v0 D: V, s0 i8 _
这个信号在挂起的时候是正常。
&&时钟脉冲发生器电源正常信号:当主电源有效时这个信号去时钟发生器，当SLP_S3#和VRMPWRGD两个信号都为高电平时这个信号也是
' a0 y3 x$ h6 d( y. G, ?
高电平有效。&&
' x7 \0 n2 a+ v8 D" t
PMSYNC# (仅用于笔记本电脑) / GPIO0&&
&&电源管理同步信号:当该信号有效，在退出C5或者C6时该信号由北桥使CPUSLP#这个脚无效。这个信号也可以用于GPIO。 7 _* O5 @! H! `4 e0 k/ `
CLKRUN# (仅用于笔记本电脑)/ GPIO32 (仅用于桌面电脑)&&$ d1 e3 s' V. }! ^
&&PCI时钟运行信号: 这个信号用于支持PCICLKRUN协议。当连接到外部设备时需要申请重启时钟或者预防时钟停止。 $ I$ U&&Q- ~6 J" F( ~7 n
* i) z" e9 L. x$ I&&v% H3 M
DPRSLPVR (仅用于笔记本电脑) / GPIO16&&
更深层睡眠-稳压信号:这个信号用于VRM在C4状态下将电压降到更低。当这个信号为高电平，稳压器输出更低的深睡眠电压。该信号$ n2 a4 R5 }3 J3 ~
$ z, e# W% \, Z/ w
为低电平时（默认值为低电平），稳压器输出正常的电压。 （稳压器指VRM：Voltage Regulator Module）
DPRSTP# (仅用于笔记本电脑) / TP1 (仅用于桌面电脑)
&&深度停机信号:这是DPRSLPVR信号的一个复制，低电平有效。
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信号& & & & 类型& & & & 说明
ADS#& & & & I/O& & & & Address Strobe：地址锁存信号，系统总线通过这个信号向芯片组发送请求阶段2个周期中的第一个周期。GMCH芯片可以通过这个信号通过这个信号监视循环和打断数据传输* K: v2 r! {( {! y5 f- z
BNR#& & & & I/O& & & & Block Next Request：次级申请阻止，当一个新的申请信号发出时，此信号可以组织申请总线信号的其他申请信号。这个信号可以灵活地控制CPU总线引脚
BPRI#& & & & O& & & & Bus Priority Request：总线优先权申请，GMCH芯片是唯一有权控制总线优先权的芯片，这个信号在HCLK#信号有效时可以对系统总线产生作用
BREQ0#& & & & I/O& & & & Bus Request 0：总线申请0，GMCH芯片在CPURST#信号有效期间内把BREQ0#信号拉低，3 W- a5 n% d2 z" R5 g! M
CPURST#& & & & O& & & & CPU Reset：处理器复位，当ICH芯片发出的PCIRST#信号后，GMCH芯片会向CPU发送CPURST#信号，来将CPU复位
DBSY#& & & & I/O& & & & Data Bus Busy：数据总线繁忙信号，当多路数据同时传输时，此信号可以保障数据传输
DEFER#& & & & O& & & & Defer：延迟，按照GMCH芯片的延迟要求进行定期延迟信号，另外此信号也为CPU重新尝试操作提供了时间保障1 |2 A* W&&r& l3 i! ~& V& L3 E
DIVN[0：3]#& & & & I/O& & & & Dynamic Bus Inversion：动态总线反向信号，和HD[0:63]信号一起被驱动，信号被取反后发送' H9 h3 I. A2 ~& M4 {* u
DPSLP#& & & & I& & & & Deep sleep：深度待机，此信号由ICH芯片驱动，为CPU提供C3或C4状态的控制
DRDY#& & & & I/O& & & & Data Ready：数据准备完成，当数据在传输之前，准备完成后，产生这个信号，数据等待传输, k$ L) i: t$ A$ c
HA[31:3]#& & & & I/O& & & & Host Address Bus：主机地址总线，HA[31:0]信号与CPU的地址总线相连，注意CPU的地址总线是被取反的
HADSTB[1:0]#& & & & I/O& & & & Host Address Strobe：主地址锁存信号，HA[31:3]#信号与CPU总线相连，在CPU周期内，HA[31:3]# 和 HREQ[4:0]#有2倍的转换比率
HD[63:0]#& & & & I/O& & & & HOST DATA：主机数据总线，这个信号与CPU的数据总线相连，HD[63:0]在数据总线上以4倍速速率进行传输。注意：数据信号在处理器上传输时被置反
HDSTBP[3:0]#
HDSTBN[3:0]#& & & & I/O& & & & Differential Host Data Strobes：差分主机数据选通信号，这个信号用于同步传输多路HD[63:0]信号和DIVN[3:0]信号
选通信号& & & & 数据位
HDSTBP[3]#，HDSTBN[3]#& & & & HD[63:48]#, DINV[3]#5 B$ I- M. i$ c4 I6 V( t( b. b# a& g
HDSTBP[2]#, HDSTBN[2]#& & & & HD[47:32]#, DINV[2]#4 e( H5 _3 k! O% O. n7 B
HDSTBP[1]#, HDSTBN[1]#& & & & HD[31:16]#, DINV[1]#
HDSTBP[0]#, HDSTBN[0]#& & & & HD[15:0]#, DINV[0]#
HIT#& & & & I/O& & & & Hit：高速缓存保持不变的请求总线
HITM#& & & & I/O& & & & Hit Modofied：高速缓存保持变更的请求总线，并且承担提供总线的任务
HLOCK#& & & & I/O& & & & Host Lock：主机锁信号，所有的CPU周期都受HLOK#信号和ADS#信号控制。当HLOCK#信号由CPU发出的时候，GMCH的内存接口将无法使用
信号& & & & 类型& & & & 说明7 [+ x& j* C# c) c, \$ f% ~& f
主机接口* k/ c& |1 {&&n. d7 {& [
ADS#& & & & I/O& & & & Address Strobe：地址锁存信号，系统总线通过这个信号向芯片组发送请求阶段2个周期中的第一个周期。GMCH芯片可以通过这个信号通过这个信号监视循环和打断数据传输% g* \% E5 i/ M
BNR#& & & & I/O& & & & Block Next Request：次级申请阻止，当一个新的申请信号发出时，此信号可以组织申请总线信号的其他申请信号。这个信号可以灵活地控制CPU总线引脚6 @: C% o- ^# m$ a3 z5 ^
BPRI#& & & & O& & & & Bus Priority Request：总线优先权申请，GMCH芯片是唯一有权控制总线优先权的芯片，这个信号在HCLK#信号有效时可以对系统总线产生作用$ e0 H- |&&M- J3 ?
BREQ0#& & & & I/O& & & & Bus Request 0：总线申请0，GMCH芯片在CPURST#信号有效期间内把BREQ0#信号拉低，
CPURST#& & & & O& & & & CPU Reset：处理器复位，当ICH芯片发出的PCIRST#信号后，GMCH芯片会向CPU发送CPURST#信号，来将CPU复位
DBSY#& & & & I/O& & & & Data Bus Busy：数据总线繁忙信号，当多路数据同时传输时，此信号可以保障数据传输. E6 f" w+ h# L
DEFER#& & & & O& & & & Defer：延迟，按照GMCH芯片的延迟要求进行定期延迟信号，另外此信号也为CPU重新尝试操作提供了时间保障1 l1 c' ~6 W0 u+ T
DIVN[0：3]#& & & & I/O& & & & Dynamic Bus Inversion：动态总线反向信号，和HD[0:63]信号一起被驱动，信号被取反后发送0 `: {. @$ m& g3 |6 C, t
DPSLP#& & & & I& & & & Deep sleep：深度待机，此信号由ICH芯片驱动，为CPU提供C3或C4状态的控制: s: {% V" ]3 J9 u
DRDY#& & & & I/O& & & & Data Ready：数据准备完成，当数据在传输之前，准备完成后，产生这个信号，数据等待传输
HA[31:3]#& & & & I/O& & & & Host Address Bus：主机地址总线，HA[31:0]信号与CPU的地址总线相连，注意CPU的地址总线是被取反的
HADSTB[1:0]#& & & & I/O& & & & Host Address Strobe：主地址锁存信号，HA[31:3]#信号与CPU总线相连，在CPU周期内，HA[31:3]# 和 HREQ[4:0]#有2倍的转换比率
HD[63:0]#& & & & I/O& & & & HOST DATA：主机数据总线，这个信号与CPU的数据总线相连，HD[63:0]在数据总线上以4倍速速率进行传输。注意：数据信号在处理器上传输时被置反
HDSTBP[3:0]#
HDSTBN[3:0]#& & & & I/O& & & & Differential Host Data Strobes：差分主机数据选通信号，这个信号用于同步传输多路HD[63:0]信号和DIVN[3:0]信号
选通信号& & & & 数据位( [/ u8 a( s- ]' f6 S
HDSTBP[3]#，HDSTBN[3]#& & & & HD[63:48]#, DINV[3]#, h&&j' z9 g8 k&&}- J
HDSTBP[2]#, HDSTBN[2]#& & & & HD[47:32]#, DINV[2]#4 h$ p) P; N- ?) {
HDSTBP[1]#, HDSTBN[1]#& & & & HD[31:16]#, DINV[1]## q/ `0 o+ z* c3 a$ l
HDSTBP[0]#, HDSTBN[0]#& & & & HD[15:0]#, DINV[0]#
0 K2 X4 i) Z) i% B9 F: {/ ~
HIT#& & & & I/O& & & & Hit：高速缓存保持不变的请求总线: C* I3 w/ \6 U: P8 T( z- s
HITM#& & & & I/O& & & & Hit Modofied：高速缓存保持变更的请求总线，并且承担提供总线的任务
HLOCK#& & & & I/O& & & & Host Lock：主机锁信号，所有的CPU周期都受HLOK#信号和ADS#信号控制。当HLOCK#信号由CPU发出的时候，GMCH的内存接口将无法使用
HREQ#& & & & I/O& & & & Host Request Command：主机申请指挥信号，给每个申请信号定义，GMCH芯片控制每个申请信号的权限7 K% c8 x# g5 ~6 `/ u
HTRDY#& & & & O& & & & Host Target Ready： 主机目标准备完成，此信号表示处理器处理的目标能进入数据传送阶段
RS[2:0]& & & & O& & & & Response Status：应答状态信号，所表示的应答信号为：
000 空闲状态
001 再次尝试回答
010 应答延迟4 E" L: P; e6 {! A* q& \/ Z3 i* \
011 应答预约（不由GMCH驱动）
100 硬件错误（不由GMCH驱动）
101 无数据应答! F. p. a. i. [- Q; W# {# u# T" E$ U
110 内部写回2 v( |; w5 U. O9 c! `&&i3 ^/ z
111 正常应答
DDR SDRAM接口/ k5 w: p" v0 {) f# B* D/ _
SCS[3:0]#& & & & O& & & & Chip Select：片选信号，这些引脚可以选择特定的DDR SDRAM内存/ U+ |8 u" G) W
SMA[12:0]& & & & O& & & & Multiplexed Memory Address：多路传输存储器地址，这些信号用来为DDR SDRAM内存提供多路传输的行、列地址
SBA[1:0]7 _' l0 l& f5 Y
& & & & O& & & & Bank Select (Memory Bank Address)：存储层选择，这个信号定义每个DDR SDRAM内存中哪些层被选中0 D7 U* X, P) k. F5 @
SRAS#& & & & O& & & & DDR Row Address Strobe： DDR行地址锁存& Q$ K& P5 Z: `
SCAS#& & & & O& & & & DDR Column Address Strobe： DDR列地址锁存- k+ w- ?/ M! _& C&&e) \0 ?
SWE#& & & & O& & & & Write Enable：写入允许，同SCAS#和SRAS#配合使用# T% H8 i9 [8 t! Q1 U3 t8 Q! x
SDQ[71:0]& & & & I/O& & & & Data Lines：数据线，这些数据线用于同DDR SDRAM内存的数据线连接
SDQS[8:0]& & & & I/O& & & & Data Strobes：数据锁存，这个信号是为了获取数据时使用的，在写周期内，SDQS[8:0]把内部存的数据连成一个环行，来保证数据不丢失，在读周期内，SDQS[8:0]把内部存的数据排成一行，逐个读入数据3 a7 T2 M" V- Q% j
SCKE[3:0]& & & & O& & & & CLOCK Enable：时钟允许，这个引脚向DDR SDRAM内存发送刷新指令或者电源中断指令( ]/ G0 Y3 l7 U7 c
SMAB[5,4,2,1]& & & & O& & & & Memory Address Copies：存储器地址拷贝，这个信号和SMA[5,4,2,1]是相同的，用于减少指令时钟周期读取地址信号的时间
SDM[8:0]& & & & O& & & & Data Mask：数据标记，在写周期的时候，这个信号如果有效，传输的数据将会被打上标记* a, j& i6 s% R. z+ \* d" r% h
RCVENOUT#& & & & O& & & & Reserved output：应答输出* m. u& R! ]$ W6 V% o&&w- h
RCVENIN#& & & & O& & & & Reserved input：应答输入
AGP接口信号3 l7 @: c. v6 |3 C3 I. c' Y. u) d
GST[2:0]& & & & O& & & & Status：状态，向AGP提供状态信号来控制AGP工作在什么工作状态下（000~111共8种工作状态）
GADSTB[0]& & & & I/O& & & & Address/Data Bus Strobe-0：地址/数据总线选通信号0，为AD[15:0]和C/BE[1:0]#信号提供2倍速或是4倍速的数据时钟控制信号
这种标题才是精华，无私啊
学习&&顶一个
谢谢&&学生正需要要啊
这不错哈.....
太精典了。。。感觉有点深奥。。。收藏了。。。慢慢学习。。。。
好贴。要顶呀。。。。
好贴。再顶一次。。
经典！精华！好贴！谢谢楼主勇于奉献的精神，向楼主致敬！
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我在韩国生产S5的主板，有图有真相。收藏
好像是S5，型号是G900。
对了，材质是金属的。好像叫什么Galaxy F，听说也是S5，但是是升级版什么的。估计和我以前做的E330是S4的高配版本一样这款是S5的高配。
别告诉我你是个大水逼
那就是了吧　　[我不唱声嘶力竭的情歌　　　　不表示没有心碎的时刻]
三星已经否认s5有高配版
岁月可以在我们的额头上刻下皱纹，但不可以在我们的心灵上刻上皱纹，心年轻，人就年轻！
三星不是已经否认高配s5的存在了吗。
官方都否认了有高配版
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楼主你好，国外有一张网站对Galaxy S5 mini进行了拆解，以下图片在S5mini的主板构造，主板正面　　红色：1.5GB三星K3QF5F50MM内存，下面还封装有1.4GHz四核Exynos 3四核处理器。　　橙色：16GB东芝THGBMBG7D2KBAIL闪存　　黄色：TriQuint半导体的TQP9059S功率放大器　　绿色：博通BCM4334双频802.11n Wi-Fi/蓝牙4.0+HS/FM组合芯片　　紫色：Skyworks的86 1　　黑色：ABOV半导体的116CUB 1414&主板背面　　红色：Shannon 889 N7FT4AMZ信号收发器　　橙色：博通BCM475201UB导航卫星定位芯片　　黄色：欧胜WM1811AE多声道音频解码器　　绿色：InvenSense公司的6轴加速计/陀螺仪M651M　　蓝色：三星NFC芯片S3FWRN　　紫色：Shannon510 60XZP0 1424FP8　　黑色：SWKM GPF10
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