403 Forbidden
403 ForbiddenSPI总线CPOL CPHA
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SPI总线CPOL CPHA
【背景】最近在看关于Silicon Labs的C的某个驱动中，关于SPI部分初始化的代码，看到其对于SPI的设置为CPOL=1，CPHA=0，对于CPOL及CPHA的含义不了解，想要搞懂，这两个参数到底是什么意思，以及为何要这么设置。所以才去找了SPI的极性和相位的相关资料，整理如下。本文引用地址：【SPI基础知识简介】设备与设备之间通过某种硬件接口通讯，目前存在很多种接口，SPI接口是其中的一种。SPI中分Master主设备和Slave从设备，数据发送都是由Master控制。一个master可以接一个或多个slave。常见用法是一个Master接一个slave，只需要4根线：SCLK：Serial Clock，（串行）时钟MISO：Master In Slave Out，主设备输入，从设备输出MOSI：Master OutSlave In，主设备输出，从设备输入SS:Slave Select，选中从设备，片选SPI由于接口相对简单（只需要4根线），用途算是比较广泛，主要应用在 EEPROM，FLASH，实时时钟，AD转换器，还有数字信号处理器和数字信号解码器之间。即一个SPI的Master通过SPI与一个从设备，即上述的那些Flash，ADC等，进行通讯。而主从设备之间通过SPI进行通讯，首先要保证两者之间时钟SCLK要一致，互相要商量好了，要匹配，否则，就没法正常通讯了，即保证时序上的一致才可正常讯。而这里的SPI中的时钟和相位，指的就是SCLk时钟的特性，即保证主从设备两者的时钟的特性一致了，以保证两者可以正常实现SPI通讯。【SPI相关的缩写或说法】先简单说一下，关于SPI中一些常见的说法：SPI的极性Polarity和相位Phase，最常见的写法是CPOL和CPHA，不过也有一些其他写法，简单总结如下：(1) CKPOL (Clock Polarity) = CPOL = POL = Polarity =（时钟）极性(2) CKPHA (Clock Phase)= CPHA = PHA = Phase =（时钟）相位(3) SCK=SCLK=SPI的时钟(4) Edge=边沿，即时钟电平变化的时刻，即上升沿(rising edge)或者下降沿(falling edge)对于一个时钟周期内，有两个edge，分别称为：Leading edge=前一个边沿=第一个边沿，对于开始电压是1，那么就是1变成0的时候，对于开始电压是0，那么就是0变成1的时候；Trailing edge=后一个边沿=第二个边沿，对于开始电压是1，那么就是0变成1的时候（即在第一次1变成0之后，才可能有后面的0变成1），对于开始电压是0，那么就是1变成0的时候；本文采用如下用法：极性=CPOL相位=CPHASCLK=时钟第一个边沿和第二个边沿【SPI的相位和极性】CPOL和CPHA，分别都可以是0或时1，对应的四种组合就是：Mode 0CPOL=0, CPHA=0Mode 1CPOL=0, CPHA=1Mode 2CPOL=1, CPHA=0Mode 3CPOL=1, CPHA=1单独看这张图，的确很难明白具体含义，所以下面会有更详细的解释。【CPOL极性】先说什么是SCLK时钟的空闲时刻，其就是当SCLK在数发送8个bit比特数据之前和之后的状态，于此对应的，SCLK在发送数据的时候，就是正常的工作的时候，有效active的时刻了。先说英文，其精简解释为：Clock Polarity = IDLE state of SCK。再用中文详解：SPI的CPOL，表示当SCLK空闲idle的时候，其电平的值是低电平0还是高电平1：CPOL=0，时钟空闲idle时候的电平是低电平，所以当SCLK有效的时候，就是高电平，就是所谓的active-high；CPOL=1，时钟空闲idle时候的电平是高电平，所以当SCLK有效的时候，就是低电平，就是所谓的active-low；【CPHA相位】首先说明一点，capture strobe = latch = read = sample，都是表示数据采样，数据有效的时刻。相位，对应着数据采样是在第几个边沿（edge），是第一个边沿还是第二个边沿，0对应着第一个边沿，1对应着第二个边沿。对于：CPHA=0，表示第一个边沿：对于CPOL=0，idle时候的是低电平，第一个边沿就是从低变到高，所以是上升沿；对于CPOL=1，idle时候的是高电平，第一个边沿就是从高变到低，所以是下降沿；CPHA=1，表示第二个边沿：对于CPOL=0，idle时候的是低电平，第二个边沿就是从高变到低，所以是下降沿；对于CPOL=1，idle时候的是高电平，第一个边沿就是从低变到高，所以是上升沿；用图文形式表示，更加容易看懂：此处，再多解释一下可能会遇到的CKP和CKE，其是Microchip的PIC系列芯片中的说法。（1）CKP是Clock Polarity Select，就是极性=CPOL：CKP，虽然名字和CPOL不一样，但是都是指时钟相位的选择，定义也一样：CKP: Clock Polarity Select bit1 = Idle state for clock (CK) is a high level0 = Idle state for clock (CK) is a low level所以不多解释。（2）CKE是Clock Edge Select，就是相位=CPHA：CKE: SPI Clock Edge Select bit1 = Transmit occurs on transition from active to Idle clock state0 = Transmit occurs on transition from Idle to active clock state意思是1 =（数据）传输发生在时钟从有效状态转到空闲状态的那一时刻0 =（数据）传输发生在时钟从空闲状态转到有效状态的那一时刻其中，数据传输的时刻，即图中标出的&数据transmit传输的时刻&，很明显，该时刻是一个时钟和下一个时钟之间交界的地方，对应的不论是上升沿还是下降沿，都与我们前面提到的CPHA=数据采样的时刻，的边沿方向所相反。所以，此处的CKE，正好与CPHA相反。
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我来说两句……
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详解SPI中的极性CPOL和相位CPHA
&&&&&&&&&&&SPI由于接口相对简单（只需要4根线），用途算是比较广泛，主要应用在
EEPROM，FLASH，实时时钟，AD转换器，还有数字信号处理器和数字信号解码器之间。即一个SPI的Master通过SPI与一个从设备，即上述的那些Flash，ADC等，进行通讯。而主从设备之间通过SPI进行通讯，首先要保证两者之间时钟SCLK要一致，互相要商量好了，要匹配，否则，就没法正常通讯了，即保证时序上的一致才可正常讯。而这里的SPI中的时钟和相位，指的就是SCLk时钟的特性，即保证主从设备两者的时钟的特性一致了，以保证两者可以正常实现SPI通讯。
&&&&&&&&&&SPI的极性Polarity和相位Phase，最常见的写法是CPOL和CPHA，不过也有一些其他写法，简单总结如下：
(1) CKPOL (Clock Polarity) = CPOL = POL = Polarity = （时钟）极性
(2) CKPHA (Clock Phase)
&&= CPHA = PHA = Phase =
（时钟）相位
(3) SCK=SCLK=SPI的时钟
(4) Edge=边沿，即时钟电平变化的时刻，即上升沿(rising edge)或者下降沿(falling edge)
对于一个时钟周期内，有两个edge，分别称为：
(1)Leading
edge=前一个边沿=第一个边沿，对于开始电压是1，那么就是1变成0的时候，对于开始电压是0，那么就是0变成1的时候；
(2)Trailing
edge=后一个边沿=第二个边沿，对于开始电压是1，那么就是0变成1的时候（即在第一次1变成0之后，才可能有后面的0变成1），对于开始电压是0，那么就是1变成0的时候；
本博文采用如下用法：
第一个边沿和第二个边沿
CPOL和CPHA，分别都可以是0或时1，对应的四种组合就是：
下面详细介绍。
&&&&&&&&&&&先说什么是SCLK时钟的空闲时刻，其就是当SCLK在发送8个bit比特数据之前和之后的状态，于此对应的，SCLK在发送数据的时候，就是正常的工作的时候，有效active的时刻了。其英文精简解释为：Clock
Polarity = IDLE state of SCK。
SPI的CPOL，表示当SCLK空闲idle的时候，其电平的值是低电平0还是高电平1：
CPOL=0，时钟空闲idle时候的电平是低电平，所以当SCLK有效的时候，就是高电平，就是所谓的active-high；
CPOL=1，时钟空闲idle时候的电平是高电平，所以当SCLK有效的时候，就是低电平，就是所谓的active-low；
&&&&&&&&&&&&&从上图中可以看出，(CPOL=0)的SCK
波形，它有（传输）8 个脉冲，而在脉冲传输前和完成后都保持在【低电平状态】。此时的状态就是时钟的空闲状态或无效状态，因为此时没有脉冲，也就不会有数据传输。同理得出，（CPOL=）1
的图，时钟的空闲状态或无效状态时SCK 是保持【高电平的】。
&&&&&&&&&&&首先说明一点，capture
strobe = latch = read =
sample，都是表示数据采样，数据有效的时刻。相位，对应着数据采样是在第几个边沿（edge），是第一个边沿还是第二个边沿，0对应着第一个边沿，1对应着第二个边沿。
CPHA=0，表示第一个边沿：
对于CPOL=0，idle时候的是低电平，第一个边沿就是从低变到高，所以是上升沿；
对于CPOL=1，idle时候的是高电平，第一个边沿就是从高变到低，所以是下降沿；
CPHA=1，表示第二个边沿：
对于CPOL=0，idle时候的是低电平，第二个边沿就是从高变到低，所以是下降沿；
对于CPOL=1，idle时候的是高电平，第一个边沿就是从低变到高，所以是上升沿；
&&&&&&&&&&&&我们看上面的图，发现数据
SI 是对应 SCK 的第一个时钟沿，再仔细看，数据是在SCK的第一个时钟边沿保持稳定【数据被采样捕获】，在下一个边沿改变【SCK
的下降沿数据改变】因此我们得出结论：该系列FLASH 是【数据在第一个时钟沿被采样捕获】或【数据在SPCK 起始边沿捕获，在SPCK
下一个边沿改变】
如何判断CPOL和CPHA
&&&&&&&&&&&&如果起始的SCLK的电平是0，那么CPOL=0，如果是1，那么CPOL=1，然后看数据采样时刻，即时序图数据线上的数据那个矩形区域的中间所对应的位置，对应到上面SCLK时钟的位置，对应着是第一个边沿或是第二个边沿，即CPHA是0或1。（对应的是上升沿还是还是下降沿，要根据对应的CPOL的值，才能确定）。
（1）如何判断CPOL：SCLK的空闲时候的电压，是0还是1，决定了CPOL是0还是1；
（2）如何判断CPHA：而数据采样时刻对应着的SCLK的电平，是第一个边沿还是第二个边沿，对应着CPHA为0还是1。
SCLK的极性，相位，边沿之间的内在逻辑
最后来看一下S3C2440的SPI的CPOL和CPHA，结合前面讲的理论知识，下面的图就很好理解啦！
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