xilinx原语中BUFGCE对CE使用疑问_百度知道
xilinx原语中BUFGCE对CE使用疑问
BUFGCE_inst : BUFGCE
port map (
O =& DASCLK_20M_BUFG_TEM,
-- 1-bit output Clock buffer output
CE =& CLK_CFG_en,
-- 1-bit input Clock buffer select
I =& DASCLK_20M_BUFG
-- 1-bit input Clock buffer input (...
我有更好的答案
这是XILINX的原语决定的，这个不奇怪，没有为什么
采纳率：75%
为您推荐：
其他类似问题
原语的相关知识
换一换
回答问题，赢新手礼包
个人、企业类
违法有害信息,请在下方选择后提交
色情、暴力
我们会通过消息、邮箱等方式尽快将举报结果通知您。Xilinx_DCM的使用方法技巧-博泰典藏网
典藏文档　篇篇精品
Xilinx_DCM的使用方法技巧
导读：XilinxDCM的使用方法技巧，大型设计一般推荐使用同步时序电路，FPGA全局时钟资源一般使用全铜层工艺实现，必须使用IBUFGDS作为全局时，BUFGDLL在早期设计中经常使用，几乎所有的DCM应用都要使用全局缓冲资源，全局时钟资源的使用方法全局时钟资源的使用方法(五种)，1.IBUFG+BUFG的使用方法：，IBUFG后面连接BUFG的方法是最基本的全局时钟资源使用方法，所以在这种使用方Xilinx DCM的使用方法技巧 发布日期： 12:50:52 文章来源：搜电 浏览次数： 552
目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元(IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。
与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、BUFGMUX、BUFGDLL和DCM等，如图1所示。 1. IBUFG即输入全局缓冲，是与专用全局时钟输入管脚相连接的首级全局缓冲。所有从全局时钟管脚输入的信号必须经过IBUF元，否则在布局布线时会报错。IBUFG支持AGP、CTT、GTL、GTLP、HSTL、LVCMOS、LVDCI、LVDS、LVPECL、LVTTL、PCI、PCIX和SSTL等多种格式的IO标准。
2. IBUFGDS是IBUFG的差分形式，当信号从一对差分全局时钟管脚输入时，必须使用IBUFGDS作为全局时钟输入缓冲。IBUFG支持BLVDS、LDT、LVDSEXT、LVDS、LVPECL和ULVDS等多种格式的IO标准。
3. BUFG是全局缓冲，它的输入是IBUFG的输出，BUFG的输出到达FPGA内部的IOB、CLB、选择性块RAM的时钟延迟和抖动最小。
4. BUFGCE是带有时钟使能端的全局缓冲。它有一个输入I、一个使能端CE和一个输出端O。只有当BUFGCE的使能端CE有效(高电平)时，BUFGCE才有输出。
5. BUFGMUX是全局时钟选择缓冲，它有I0和I1两个输入，一个控制端S，一个输出端O。当S为低电平时输出时钟为I0，反之为I1。需要指出的是BUFGMUX的应用十分灵活，I0和I1两个输入时钟甚至可以为异步关系。
6. BUFGP相当于IBUG加上BUFG。
7. BUFGDLL是全局缓冲延迟锁相环，相当于BUFG与DLL的结合。BUFGDLL在早期设计中经常使用，用以完成全局时钟的同步和驱动等功能。随着数字时钟管理单元(DCM)的日益完善，目前BUFGDLL的应用已经逐渐被DCM所取代。
8. DCM即数字时钟管理单元，主要完成时钟的同步、移相、分频、倍频和去抖动等。DCM与全局时钟有着密不可分的联系，为了达到最小的延迟和抖动，几乎所有的DCM应用都要使用全局缓冲资源。DCM可以用Xilinx ISE软件中的Architecture Wizard直接生成。
全局时钟资源的使用方法 全局时钟资源的使用方法(五种) 1. IBUFG + BUFG的使用方法： IBUFG后面连接BUFG的方法是最基本的全局时钟资源使用方法，由于IBUFG组合BUFG相当于BUFGP，所以在这种使用方法也称为BUFGP方法。
2. IBUFGDS + BUFG的使用方法：
当输入时钟信号为差分信号时，需要使用IBUFGDS代替IBUFG。
3. IBUFG + DCM + BUFG的使用方法：
这种使用方法最灵活，对全局时钟的控制更加有效。通过DCM模块不仅仅能对时钟进行同步、移相、分频和倍频等变换，而且可以使全局时钟的输出达到无抖动延迟。
4. Logic ＋ BUFG的使用方法：
BUFG不但可以驱动IBUFG的输出，还可以驱动其它普通信号的输出。当某个信号(时钟、使能、快速路径)的扇出非常大，并且要求抖动延迟最小时，可以使用BUFG驱动该信号，使该信号利用全局时钟资源。但需要注意的是，普通IO的输入或普通片内信号进入全局时钟布线层需要一个固有的延时，一般在10ns左右，即普通IO和普通片内信号从输入到BUFG输出有一个约10ns左右的固有延时，但是BUFG的输出到片内所有单元(IOB、CLB、选择性块RAM)的延时可以忽略不计为“0”ns。
5. Logic + DCM + BUFG的使用方法： DCM同样也可以控制并变换普通时钟信号，即DCM的输入也可以是普通片内信号。使用全局时钟资源的注意事项 全局时钟资源必须满足的重要原则是：使用IBUFG或IBUFGDS的充分必要条件是信号从专用全局时钟管脚输入。换言之，当某个信号从全局时钟管脚输入，不论它是否为时钟信号，都必须使用IBUFG或IBUFGDS；如果对某个信号使用了IBUFG或IBUFGDS硬件原语，则这个信号必定是从全局时钟管脚输入的。如果违反了这条原则，那么在布局布线时会报错。这条规则的使用是由FPGA的内部结构决定的：IBUFG和IBUFGDS的输入端仅仅与芯片的专用全局时钟输入管脚有物理连接，与普通IO和其它内部CLB等没有物理连接。 另外，由于BUFGP相当于IBUFG和BUFG的组合，所以BUFGP的使用也必须遵循上述的原则。
全局时钟资源的例化方法
全局时钟资源的例化方法大致可分为两种：
一是在程序中直接例化全局时钟资源； 二是通过综合阶段约束或者实现阶段约束实现对全局时钟资源的使用； 第一种方法比较简单，用户只需按照前面讲述的5种全局时钟资源的基本使用方法编写代码或者绘制原理图即可。
第二方法是通过综合阶段约束或实现阶段的约束完成对全局时钟资源的调用，这种方法根据综合工具和布局布线工具的不同而异。
包含总结汇报、自然科学、计划方案、党团工作、高中教育、行业论文、农林牧渔、医药卫生以及Xilinx_DCM的使用方法技巧等内容。
相关内容搜索梦想还是要有的！工作相关请联系
转--ISE中Xilinx全局时钟系统的设计
在使用QuartusII设计Altera的FPGA时，对于时钟的考虑一般很少。我们想得到一个固定频率的时钟，无非就是将晶振从某个时钟管脚输入：若晶振频率即为期望频率，则可以直接使用；若与期望频率不符，则调动IP核生成PLL，配置PLL的输出为期望频率即可。可是若将FPGA换为Xilinx系列，在ISE环境中设计时，时钟的使用就没那么简单了，尤其是在设计复杂工程时，全局时钟系统的设计显得尤为重要。
一、时钟网络与全局缓冲
在XilinxFPGA中，时钟网络分为两类：全局时钟网络和I/O区域时钟网络。以全铜工艺实现的全局时钟网络，加上专用时钟缓冲与驱动结构，从而可使全局时钟到达芯片内部所有的逻辑可配置单元，且I/O单元以及块RAM的时延和抖动最小，可满足高速同步电路对时钟触发沿的苛刻需求。
在FPGA设计中，FPGA全局时钟路径需要专用的时钟缓冲和驱动，具有最小偏移和最大扇出能力，因此最好的时钟方案是由专用的全局时钟输入引脚驱动的单个主时钟，去钟控设计项目中的每一个触发器。只要可能就应尽量在设计项目中采用全局时钟，因为对于一个设计项目来说，全局时钟是最简单和最可预测的时钟。
在ISE设计全局时钟时，IBUFG、BUFG、BUFGMUX等概念经常会被提及，这些资源可以统称为时钟资源，它们分为四类：全局时钟输入端口、全局时钟复用器、I/O时钟缓冲、水平时钟布线缓冲。下面挑选其中几个常见的资源种类，简单介绍下：
IBUFG：即输入全局缓冲，是与专用全局时钟输入管脚相连接的首级全局缓冲。所有从全局时钟管脚输入的信号必须经过IBUFG，否则在布局布线时会报错。IBUFG支持AGP、CTT、GTL、GTLP、HSTL、LVCMOS、LVDCI、LVDS、LVPECL、LVTTL、PCI、PCIX和SSTL等多种格式的I/O标准。
IBUFGDS：是IBUFG的差分形式，当信号从一对差分全局时钟管脚输入时，必须使用IBUFGDS作为全局时钟输入缓冲。IBUFG支持BLVDS、LDT、LVDSEXT、LVDS、LVPECL和ULVDS等多种格式的IO标准。
BUFG：是全局缓冲，它的输入是IBUFG的输出，BUFG的输出到达FPGA内部的IOB、CLB、选择性块RAM的时钟延迟和抖动最小。
BUFGCE：是带有时钟使能端的全局缓冲。它有一个输入I、一个使能端CE和一个输出端O。只有当BUFGCE的使能端CE有效(高电平)时，BUFGCE才有输出。
BUFGMUX：是全局时钟选择缓冲，它有I0和I1两个输入，一个控制端S，一个输出端O。当S为低电平时输出时钟为I0，反之为I1。需要指出的是BUFGMUX的应用十分灵活，I0和I1两个输入时钟甚至可以为异步关系。
BUFGP：相当于IBUG加上BUFG。
以上为常用的时钟资源，对于一般的全局时钟系统设计，有这些资源就足够了。
二、常用全局时钟系统
要组建一个全局时钟系统，首先要从全局时钟管脚输入一个时钟。有了这个时钟，就可以组建各种类型的全局时钟系统了。一般来说，常用的全局时钟系统有两种：IBUFG+BUFG系统、IBUFG+DCM（PLL）+BUFG。
IBUFG+BUFG系统
IBUFG+BUFG方案如下图所示，这也是最基本的全局时钟系统。将时钟管脚输入的时钟作为IBUFG的输入，然后将IBUFG的输出再作为BUFG的输入，则BUFG的输出即为得到的全局时钟。IBUFG+BUFG的方案相当于BUFGP。
IBUFG+DCM（PLL）+BUFG
平时用得最多的还是IBUFG+DCM（PLL）+BUFG方案，如下图所示。将时钟管脚输入的时钟作为IBUFG的输入，然后将IBUFG的输出作为DCM（PLL）的输入，将经DCM（PLL）频率变换后的输出再作为BUFG的输入这种方案使用方法最为灵活，对全局时钟的控制更加有效。通过DCM（PLL）模块不仅能对时钟进行同步、移相、分频、倍频等变换，而且可以使全局时钟的输出达到无抖动延迟（“0”skew）。
三、全局时钟系统使用的问题与注意事项
全局时钟的时钟源必须从全局时钟管脚输入，并且要先经过IBUFG。
2、如果全局时钟涉及到逻辑运算，可以将BUFG换成BUFGCE（与）、BUFGMUX（二选一）等，事实上，BUFG、BUFGCE等资源均是由BUFGMUX生成。
3、从BUFG输出的时钟，是不能直接连接普通I/O管脚输出的，会报错，若要将全局时钟输出，有两种方法：一是直接将BUFG的输入连接普通I/O管脚输出，或者将BUFG的输出经由ODDR2后再连接I/O管脚输出。需要注意的是，将CLOCK_DEDICATED_ROUTE属性设为FALSE虽然会将ERROR降为WARNING，但是这样时钟系统将不再是全局时钟系统，不建议这样做。
4、DCM（PLL）资源中有时钟反馈输入和时钟反馈输出管脚，一般的处理方法是将时钟反馈输出管脚经由BUFG后输入到时钟反馈输入管脚。
四、全局时钟系统使用举例
下面将举出实例，来看一下如何组建一个全局时钟系统。
某FPGA从全局时钟管脚引入频率为26M的晶振源，FPGA内部需要22MHz、22MHz反向、171.6MHz、36MHz，其中22MHz、22MHz反向、171.6MHz为FPGA内部使用，22MHz、36MHz经由普通I/O管脚输出，而且22MHz反向还要与信号t_rn作逻辑与运算，试给出该需求的全局时钟系统解决方案。
在ISE中组建时钟系统有两种方法：一是用IP核生成器配置生成相应IP，再用线连接起来， 二是在文件中直接用语言配置生成各类资源（DCM、PLL、IBUFG、BUFG等），再用线连接。第一种方法较为简单但灵活性差，而第二种方法稍微复杂但灵活性较强，可以随时修改，使用哪种方法取决于个人喜好。
这里用第二种方法来生成上文需求的全局时钟系统，下图为最终效果图。
1、clk26为从全局时钟管脚输入的时钟源，从管脚输入后先经过一个IBUFG。
2、因为22MHz、171.6MHz和36MHz不能由一个PLL产生，故将IBUFG的输出时钟信号输入到两个PLL。
3、PLL0有三个输出：CLKOUT0、CLKOUT1、CLKOUT2，分别为22MHz、171.6MHz和22MHz反向。clk22_out为22MHz时钟的I/O输出信号，故不经BUFG直接输出；clk22为22MHz经过BUFG后的信号，为全局时钟信号；clk171p6为171.6MHz经过BUFG后的信号，为全局时钟信号；clk22_inv为22MHz反向经过BUFGCE（与t_rn作逻辑与运算）后的信号，为全局时钟信号。
4、PLL1有一个输出：CLKOUT0，为36MHz，clk36_out为36MHz的I/O输出信号，故不经BUFG直接输出。
没有更多推荐了，《Xilinx可编程逻辑器件设计与开发（基础篇）》连载21：Spartan-6的时钟资源 (2)_物联网在线您还可以使用以下方式登录
当前位置：&>&&>& > FPGA技巧Xilinx_图文
FPGA技巧Xilinx_图文(9)
VirtexII 提供19 种signal-ended IO 标准 具体如下
FPGA设计高级技巧
请输入文档编号
--LVTTL, LVCMOS (3.3V, 2.5V, 1.8V, and 1.5V)
--GTL, GTLP
--PCI-X at 133MHz, PCI (3.3V at 33MHz and 66MHz)
--HSTL (Class I, II, III, and IV) --SSTL (3.3V and 2.5V, Class I and II)
提供如下的差分标准
--LVDS, BLVDS, ULVDS --LDT
单板设计 增加设计的集成度
Clock Resource
参考电压 在芯片内部提供IO管脚的特定匹配电阻
这样在单板上就不必增加匹配电阻
与以往不同的是
VirtexII 集成了DCI
Digital Controlled Impedance
功能 即通过特定的
VirtexII 的时钟资源比以往增加了很多
最多可达一个芯片上提供16个全局时钟信号
时钟资源如果想要了解更多的信息
可参见 Virtex
3.7.1 Global Clock
VirtexII 芯片提供有16个时钟管脚
8个分布在芯片的顶部
个分布在芯片的底部
钟管脚还可以当作普通管脚使用
这点是与以往器件较不一样的 以顶部时钟为例
8 个时钟管
脚都与一个开关矩阵相连
由开关矩阵切换出16个时钟信号线
时钟信号线既可以是顶部 时钟脚或底部8个时钟脚或内部产生的时钟信号
16根时钟信号线通过8个时钟MUX
8个全局时钟信号
与底部的8个全局时钟信号组成全芯片的16个全局时钟信号
芯片的16个时钟管脚 布局如下示意
图27 VirtexII 的Clock Pads
FPGA设计高级技巧
具体的结构如下图
在顶部中央两边
各有一个开关矩阵
每个带4个时钟管脚
信号连到顶部的开关矩阵切换出16个时钟信号连到下面的8个时钟
请输入文档编号
图28 VirtexII 的时钟
在VirtexII 的器件中 16 可以保证芯 根的全局时钟信号通过时钟MUX 和一定的布线规律
片的4个区域内最多都可以获得8个全局时钟信号
在安排时钟管脚时必须考虑一下
一下是VirtexII 时钟资源分布原理
图29 VirtexII 的时钟资源分布原理
3.7.2 CLK MUX
在VirtexII 的器件中
作为时钟MUX的BUFGMUX
可配成多种形式
因此全局时钟资源可
DCM的输出来驱动
由时钟管脚 内部信号或
的结构如下 BUFGMUX
FPGA设计高级技巧
请输入文档编号
图30 VirtexII的BUFGMUX
该BUFGMUX可有如下几种配置
即普通的全局时钟BUF
如下结构图
图31 VirtexII的BUFG
带时钟Enable 的全局时钟Buf
如下结构图
图32 VirtexII 的BUFGCE
如下结构图
FPGA设计高级技巧
请输入文档编号
图33 VirtexII 的BUFGCE
VirtexII 器件结构对Virtex
的DLL做了增强
Digital Clock Manager
DCM 如器件最多可达12个DCM
DCM一般分布在芯片的底部和顶部
每隔几列CLB列插入一个
下画出V2250芯片的8个DCM
4个在顶层 4个在底部 箭头指示的是底部从右边往左边第一
VirtexII 系列器件的DCM分布表如下
图34 VirtexII 250 的DCM 位置
欢迎转载：
相关推荐：