用VHDL实现分频_百度知道
用VHDL实现分频
输入信号时50MHz，用VHDL语言实现分频，输出信号为1HZ
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模N计数器的实现一般设计中用到计数器时，我们可以调用lpm库中的计数器模块，也可以采用VHDL语言自己设计一个模N计数器。本设计采用VHDL语言设计一个最大模值为16的计数器。输入端口为：使能信号en，复位信号clr和时钟信号输出端口为：qa、qb、qc、qd。其VHDL语言描述略。带使能控制的异或门的实现输入端为：xor_en：异或使能，a和b：异或输入;输出端为：c：异或输出。当xor_en为高电平时，c输出a和b的异或值。当xor_en为低电平时，c输出信号b。其VHDL语言略。2分频(触发器)的实现输入端为：时钟信号clk，输入信号d;输出端为：q：输出信号a，q1：输出信号a反。其VHDL语言略。4.分频器的实现本设计采用层次化的设计方法，首先设计实现分频器电路中各组成电路元件，然后通过元件例化的方法，调用各元件，实现整个分频器。其VHDL语言略。
采纳率：99%
最近好多人问分频的问题啊。50MHz到1KHz，做一个25000的计数器，计数清零的时候让输出反向，这样就使频率除以50000.语句为：process(cp)beginif cp'event and cp='1' then
if q=&xxxxxxxxxxx“
--25000的二进制形式
--确保q的位数相等
cp_out&=not cp_
--cp_out就是输出。
end if把上面的xxxxxxxx分别设为2、10做成5、20分频的分频器，50MHz50000分频为1KHz，1KHz25分频成20Hz，20Hz分别进行8、20分频成2.5Hz和1Hz。抛砖引玉，具体程序你自己就可以写了。注意文件开头要写：use ieee.std_logic_1164.use ieee.std_logic_arith.use ieee.std_logic_unsigned.否则可能要报错哦。希望能采纳。
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帮忙看下vhdl的分频我哪里错了
我是这么想的，将clk5分频，有个中间产物叫clk_temp，再去以clk_temp作为时钟，一个周期灯的状态变一回。仿真的波形如下图，clk_temp都输出时钟是0不说，led的电平也不对。大家帮忙看看呀，谢谢
可能图看不清楚，count5次led变一次，但是只过了一个clk周期就...
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library&use&ieee.std_logic_1164.use&ieee.std_logic_unsigned.entity&epld&isport(& clk:&in&&std_
led:&out&std_logic&&&&);architecture&im4a5&of&epld&is signal&count&:&integer&range&0&to&5; signal&clk_temp&:&std_logic:='0'; signal&led1:std_ &&& begin a:process(clk) begin
if&clk'event&and&clk='1'&then
if&count&3&then
count&=0;clk_temp&='1';
else&count&=count+1;clk_temp&='0';
end&end&process&a;b:process(clk_temp) begin
if&clk_temp'event&and&clk_temp='1'&then
led1&=not&led1;
end& end&process&b; led&=led1;end&im4a5;
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