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Vivado HLS把ELS带入主流
可能Vivado设计套件采用的众多新技术中，最具有前瞻性的要数新的VivadoHLS（高层次综合）技术，这是赛灵思2010年收购AutoESL后获得的。在收购这项业界最佳技术之前，赛灵思对商用ESL解决方案进行了广泛评估。市场调研公司BDTI的研究结果帮助赛灵思做出了收购决策（见赛灵思中国通讯杂志第36期&BDTI研究认证以DSP为核心的FPGA设计的高层次综合流程&/china/xcell/xl36/2-7.pdf）。
Feist表示：&VivadoHLS全面覆盖C、C++、SystemC，能够进行浮点运算和任意精度浮点运算。这意味着只要用户愿意，可以在算法开发环境而不是典型的硬件开发环境中使用该工具。这样做的优点在于在这个层面开发的算法的验证速度比在RTL级有数量级的提高。这就是说，既可以让算法提速，又可以探索算法的可行性，并且能够在架构级实现吞吐量、时延和功耗的权衡取舍。&
设计人员使用VivadoHLS工具可以通过各种方式执行各种功能。为了演示方便，Feist讲解了用户如何通过一个通用的流程进行VivadoHLS开发IP并将其集成到自己的设计当中。
在这个流程中，用户先创建一个设计C、C++或SystemC表达式，以及一个用于描述期望的设计行为的C测试平台。随后用GCC/G++或VisualC++仿真器验证设计的系统行为。一旦行为设计运行良好，对应的测试台的问题全部解决，就可以通过VivadoHLSSynthesis运行设计，生成RTL设计，代码可以是Verilog，也可以是VHDL。有了RTL后，随即可以执行设计的Verilog或VHDL仿真，或使用工具的C封装器技术创建SystemC版本。然后可以进行SystemC架构级仿真，进一步根据之前创建的C测试平台，验证设计的架构行为和功能。
设计固化后，就可以通过Vivado设计套件的物理实现流程来运行设计，将设计编程到器件上，在硬件中运行和/或使用IP封装器将设计转为可重用的IP。随后使用IP集成器将IP集成到设计中，或在系统生成器(SystemGenerator)中运行IP。
提起磁带，人们可能只会想到那些尘封在抽屉里只能存下十几首歌的老古董。但你可能不不知道,磁带也能在存储领域发挥大作用,甚至老树开新花，在未来成为存储主力之一。现在，富士胶片和 IBM 的研究员已经分别在日本和苏......关键字：
2004年，它成为了Civilian Space eXploration团队的创始成员之一，在当年的5月17日，他成为了世界上第一个在没有政府机构帮助下，将火箭发射到太空的老百姓。......关键字：
Nielsen 日前决定采用一种结合了数码水印与反馈数据(支持如 DirecTV、Charter 这样的收费电视机顶盒服务)的技术，来提升美国电视收视率的样本数量和统计准确度。他们将首先在圣路易斯、达拉斯、夏洛特采用这种技术，......关键字：
国产手机在印度手机市场的征战依旧热闹非凡。近日，根据研究机构Counterpoint Research 最新发布的2016年11月份报告显示，中国手机品牌在印度的市场份额超过了50%。......关键字：
谷歌旗下DeepMind研发的阿尔法狗(AlphaGo)刚以“Master”的名义战胜了“当今围棋第一人”柯洁，宣告人工智能针对人类的又一轮胜利，引起轩然大波。紧接着，人工智能在扑克游戏中的捷报似乎又已经发出。
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很多朋友私信问我对机器人和人工智能感兴趣，该怎么展开学习。最近稍微有点空，我写写我的看法。......关键字：
据国外媒体报道，对许多人来说，尼尔?阿姆斯特朗所说的登上月球表面的“一小步”，是毫无疑问的人类“伟大跨越”;而美国航空航天局(NASA)宇航员、化学工程师，同时也是一位博学家的唐纳德?佩蒂特(Donald Pettit)则不这么看，他认为人......关键字：
在这个电路中，一个2N3904 E-B结点用作一个噪音发生器，反向偏压。C是可用来传递噪音……Vivado使用误区与进阶；准则五：处理跨时钟域设计；FPGA设计中通常都带有跨时钟域的路径，如何处理；《XDC约束技巧之CDC篇》中对Vivado中的；需要提醒大家的是，一定要利用好Vivado中的各；准则六：少而精的物理约束；不同于对时序约束尤其是时钟约束之全面而精准的要求；很多资深工程师非常喜欢画floorplan，因为；在确实需要锁定某些宏单元以及进
Vivado使用误区与进阶
准则五：处理跨时钟域设计 FPGA设计中通常都带有跨时钟域的路径，如何处理这些CDC路径非常重要。由于Vivado支持的约束标准XDC在处理CDC路径上与上一代ISE中支持的UCF约束有本质区别，如何约束以及怎样从设计上保证CDC路径的可靠性就成了重中之重。 《XDC约束技巧之CDC篇》中对Vivado中的跨时钟域设计有详细描述，UG949中也有不少篇幅用来讨论CDC路径的各种设计技巧和约束方法。建议用户深入学习和了解这部分的内容，其中有不少概念并不仅仅局限于FPGA设计中的跨时钟域设计，放在其他IC设计上也一样有效。 需要提醒大家的是，一定要利用好Vivado中的各种报告功能，例如report_cdc和DRC报告中的methodology_checks来检测设计中的CDC结构问题，并作出具体的设计调整或是补全CDC约束。另外要注意各种不同的CDC路径处理方法之间的优劣，选择最适合自己设计的方式，配合相应的约束来保证跨时钟域路径的安全。
准则六：少而精的物理约束 不同于对时序约束尤其是时钟约束之全面而精准的要求，Vivado对物理约束的要求只有一个字：少。这里的物理约束更多强调的是除了I/O引脚位置这些必要项之外的约束，例如对RAMB和DSP48的位置约束，还有局部的floorplan计划。 很多资深工程师非常喜欢画floorplan，因为其对设计的数 据流和资源使用情况了如指掌，根据自己理解画出的floorplan 通常也算合理。但是，floorplan在Vivado中的重要性远低于以 往在ISE上的作用。根据客户的实际经验反馈，绝大多数的设计 中都无需任何floorplan（某些时序要求较高的SSI芯片设计上 可能需要），因为算法的改进，Vivado在布局上比上一代ISE更 聪明，没有任何物理约束（除了IO引脚位置约束）的设计反而 能在更短的时间内更好地满足时序要求。 在确实需要锁定某些宏单元以及进行floorplan的设计中， 一般我们会推荐先不加任何物理约束来跑设计，在其他诸如改进 源代码，设置约束和选项，改变策略等办法都试过后，再尝试物 理约束。而且，最好只在少量关键的设计区域进行floorplan， 切忌过度约束，不要创建资源利用率过高的pblocks，同时避免 重叠的pblocks区域。 顺便提一下，Vivado IDE中的Device视图可以通过设置不同 颜色来高亮显示不同模块，用户可以根据当前设计的布局结果配合 时序报告和关键和调整floorplan，操作非常便捷。
准则七：选择实现策略 从ISE升级到Vivado后，很多用户发现SmartXplorer功能不见了，当设计进行到后期，假如不能遍历种子，常让人感到无所适从，甚至怀疑到了这一步Vivado便无计可施。那么事实到底如何呢？ 严格来讲，Cost Table 其实是一种无奈之举，说明工具只能通过随机种子的改变来“撞大运”般筛选出一个 最佳结果，这也解释了为何改变Cost Table的结果是随机的，一次满足时序，并不代表一直可以满足。 Vivado使用误区与进阶
因为更高级算法的引入，Vivado中的设计实现变得更加可靠，而且是真正意义上的可预计的结果。但这并不代表在Vivado中对同一个设计进行布局布线只能有一种结果。我们可以通过“策略”来控制实现过程中的算法侧重，从而可以产生更优化的结果。 策略（Strategy）是一组工具选项和各个阶段指示（Directive）的组合，Vivado IDE中内置了几十种可供用户直接选用，但如果穷尽各种组合，整个实现过程大约有上千种策略。当然，我们没必要遍历每种策略。而且因为策略是一种可预计可重现的实现方法，所以对同一个设计，可以在选择几种有侧重点的策略后挑选出效果最好的那个，只要设计后期没有大的改动，便可一直延用同样的策略。 具体策略的特性，请参考UG949和UG904等文档，也可以在Vivado中通过help菜单了解。更多时候，选择怎样的策略是一种经验的体现，另外，即使找到了最佳实现策略，也仍旧有可能不满足时序要求，这时候我们还可以参考《用Tcl定制Vivado设计实现流程》中所述，对设计实现的流程进行进一步的个性化定制。 另外要强调一点，修改策略来提升性能必须放在调整代码、约束和选项等更直接高效的优化方法之后进行，其能带来的性能提升比起前述优化方法来说也更加局限。
准则八：共享控制信号 共享控制信号这一点充分体现了设计必须考虑到用于底层实现的芯片结构的重要性，在Xilinx的芯片上，时钟、置位/复位和时钟使能等信号通称为Control Set，进入同一个SLICE的Control Set必须统一。换句话说，不同Control Set控制下的FFs不能被Vivado放进同一个SLICE。 为了提升SLICE的利用率，获得更高效的布局方案，提升时序性能，我们必须控制一个设计中Control Set的总数，尽量共享控制信号。具体做法包括： 1. 尽量整合频率相同的时钟和时钟使能信号； 2. 在生成IP时选择“共享逻辑”功能，则可以在不同IP间尽可能的共享时钟资源； 3. 遵循Xilinx建议的复位准则： a) 尽量少使用复位 b) 必须复位时采用同步复位 c) 确保使用高电平有效的复位 d) 避免异步复位（RAMB和DSP48模块中不支持异步复位） Xilinx的复位准则必须严格遵守，根据现场支持的经验来看，很多设计性能的瓶颈就在于设计源代码时没有考虑底层实现器件的硬件结构特点，尤其以复位信号的实现问题最为突出。
准则九：读懂日志和报告 任何一个工具的日志和报告都是衡量其性能最重要的一环，正因为有了完备的日志与报告，用户才可以通过其中显示的信息，定位设计中可能的问题，决定优化方向。 Vivado日志中将信息显示为三大类，分别为Error、Critical Warning和一般Warning/Note等。Error会导致工具直接中断，其他警告不会中断工具运行，但所有的Critical Warning都需要用户逐一检查并通过修改设计、增加约束或设置选项之类的办法来修复。
Vivado使用误区与进阶
Vivado的报告功能很强大，除了《读懂用好Timing Report》中描述的时序分析报告，还有很多重要的报告，小到检查设计中的特定时序元件和链路，大到各种预置和自定义的DRC检查，不仅提供给了用户多样的选择，也进一步保证了设计的可靠性。 Vivado也一直在增强和更新报告的种类，比如2014.3之后还增加了一个设计分析报告report_design_analysis，用来报告关键路径上的潜在问题以及设计的拥塞程度。完整的report命令和功能可以在UG835中查询。
准则十：发挥Tcl的作用 Tcl在Vivado中的作用不容小觑，不仅设计流程和报告全面支持Tcl脚本，就连XDC约束根本上也来自于Tcl，用户甚至可以直接把包含有循环等功能的高级约束以Tcl的形式读入Vivado中用来指引整个实现流程。 《Vivado使用误区与进阶》系列中有三篇关于Tcl在Vivado中的应用文章，详细描述了如何使用Tcl创建和应用约束，查找目标和定位问题；如何用Tcl来定制Vivado的设计实现流程，为图形化界面提供更多扩展支持；以及如何用Tcl实现ECO流程。Tcl所带来的强大的可扩展性决定了其在版本控制、设计自动化流程等方面具有图形化界面不能比拟的优势，也解释了为何高端FPGA用户和熟练的Vivado用户都更偏爱Tcl脚本。 另外，随着Xilinx Tcl Store的推出，用户可以像在App Store中下载使用app一样下载使用Tcl脚本，简化了Tcl在Vivado上应用的同时，进一步扩展了Tcl的深入、精细化使用。最重要的是，Tcl Store是一个基于GitHub的完全开源的环境，当然也欢迎大家上传自己手中有用的Tcl脚本，对其进行补充。
小结 关于UltraFast的要点总结基本可以概括在上述十点，这也可以看作是对《Vivado使用误区与进阶》系列短文的一个串烧。说实话，八九页的篇幅要将整个UltraFast讲透基本没有可能，对于正在使用Vivado做设计或是有兴趣试用的读者们，强烈建议各位在Xilinx官网下载完整的UltraFast指南并通读。
点击这里，下载中文UltraFAST设计指南
这篇短文和这本电子书旨在帮助大家尽快上手Vivado和XDC，宝剑在手，再加上盖世神功傍身，行走江湖岂不快哉。衷心祝福大家在FPGA设计之路上收获更多喜悦，让Xilinx和Vivado为您的成功助力。
―― Ally Zhou
于Xilinx上海Office
Vivado使用误区与进阶
Xilinx?的新一代设计套件Vivado?中引入了全新的约束文件XDC，在很多规则和技巧上都跟上一代产品ISE中支持的UCF大不相同，给使用者带来许多额外挑战。Xilinx工具专家告诉你，其实用好XDC很容易，只需掌主要文档 握几点核心技巧，并且时刻牢记：XDC的语法其实就是Tcl语言。 ? 即插即用 IP 背景资料
? 【中文】UG949 - UltraFast 设计方法指南 XDC的优势 ? UG1046 - UltraFast 嵌入式设计XDC是Xilinx Design Constraints的简写，但其基础语法来源于业界统方法指南 一的约束规范SDC（最早由Synopsys公司提出，故名Synopsys Design ? Vivado Design Suite 加速设计生Constraints） 。所以SDC、XDC跟Vivado Tcl的关系如下图所示。 产力的九大理由
? Vivado IP Integrator 背景资料 快速链接 XDC的主要优势包括： ? 免费下载：Vivado Design Suite 1. 统一了前后端约束格式，便于管理； 评估和 WebPACK版本 2. 可以像命令一样实时录入并执行； ? Vivado设计套件下载 3. 允许增量设置约束，加速调试效率； ? 支持和技术文档 4. 覆盖率高，可扩展性好，效率高； ? Vivado 视频辅导资料 5. 业界统一，兼容性好，可移植性强； ? IP 中心
? 支持的目标参考设计 ? 存储器推荐 XDC在本质上就是Tcl语言，但其仅支持基本的Tcl语法如变量、列表和运算符等等，对其它复杂的循环以及文件I/O等语法可以通过在Vivado培训与活动 中source一个Tcl文件的方式来补充。（对Tcl话题感兴趣的读者可以参考? Vivado 课程 作者的另一篇文章《Tcl在Vivado中的应用》）XDC与UCF的最主要区别? 高层次综合课程 有两点： 1. XDC可以像UCF一样作为一个整体文件被工具读入，也可以在实现过程中被当作一个个单独的命令直接执行。这就决定了XDC也具有Tcl命令的特点，即后面输入的约束在有冲突的情况下会覆盖之前输入的约束（时序例外的优先级会在下节详述）。另外，不同于UCF是全部读入再处理的方式，在XDC中，约束是读一条执行一条，所以先后顺序很重要，例如要设置IO约束之前，相对应的clock一定要先创建好。 2. UCF是完全以FPGA的视角看问题，所以缺省认为所有的时钟之间除非预先声明是同步的，否则就视作异步而不做跨时钟域时序分析；XDC则恰恰相反，ASIC世界的血缘背景决定了在其中，所有的时钟缺省视作全同步，在没有时序例外的情况下，工具会主动分析每一条跨时钟域的路径。
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XDC的基本语法 XDC的基本语法可以分为时钟约束、I/O约束以及时序例外约束三大类。根据Xilinx的UltraFast设计方法学中Baseline部分的建议（UG949中有详细介绍），对一个设计进行约束的先后顺序也可以依照这三类约束依次进行。本文对可以在帮助文档中查到的基本XDC语法不做详细解释，会将重点放在使用方法和技巧上。 时钟约束 时钟约束必须最早创建。对7系列FPGA来说，端口进来的时钟以及GT的输出RXCLK/TXCLK都必须由用户使用create_clock自主创建为主时钟。如果是差分输入的时钟，可以仅仅在差分对的P侧用get_ports获取端口，并使用create_clock创建。例如， create_clock -name clk_200 -period 5 [get_ports clk200_p] ? Vivado自动推导的衍生时钟 MMCM/PLL/BUFR的输出作为衍生时钟，可以由Vivado自动推导，无需用户创建。自动推导的好处在于当MMCM/PLL/BUFR的配置改变而影响到输出时钟的频率和相位时，用户无需改写约束，Vivado仍然可以自动推导出正确的频率/相位信息。劣势在于，用户并不清楚自动推导出的衍生钟的名字，当设计层次改变时，衍生钟的名字也有可能改变。这样就会带来一个问题：用户需要使用这些衍生钟的名字来创建I/O约束、时钟关系或是时序例外等约束时，要么不知道时钟名字，要么时钟名字是错的。 create_generated_clock -name my_clk_name [get_pins mmcm0/CLKOUT] \\ -source [get_pins
mmcm0/CLKIN] \\ -master_clock
main_clk 推荐的做法是，由用户来指定这类衍生时钟的名字，其余频率等都由Vivado自动推导。这样就只需写明create_generated_clock 的三个option，其余不写即可。如上所示。 当然，此类情况下用户也可以选择完全由自己定义衍生时钟，只需补上其余表示频率/相位关系的option，包括-multiply_by
、-divide_by 等等。需要注意的是，一旦Vivado在MMCM/PLL/BUFR的输出检测到用户自定义的衍生时钟，就会报告一个Warning，提醒用户这个约束会覆盖工具自动推导出的衍生时钟（例外的情况见文章下半段重叠时钟部分的描述），用户须保证自己创建的衍生钟的频率等属性正确。 ? 用户自定义的衍生时钟 工具不能自动推导出衍生钟的情况，包括使用寄存器和组合逻辑搭建的分频器等，必须由用户使用create_generated_clock来创建。举例如下，
INST= REGA DQCLK2
CE BUFG0CKP1CLK1 create_clock -name clk1 -period 4 [get_ports CKP1] create_generated_clock -name clk2 [get_pins REGA/Q] \\
-source [get_ports CKP1] -divide_by 2 三亿文库包含各类专业文献、高等教育、中学教育、文学作品欣赏、专业论文、外语学习资料、生活休闲娱乐、应用写作文书、Vivado使用误区与进阶97等内容。　vivado+ip核详解+pdf,vivado fft ip核讲解,vivado axi4 fft ip核,vivado ip核详解,vivado fft ip核 仿真,vivado ip核调用,vivado ip核目录,vivado 建立ip核,vivado ip核生成,altera ip核详解,vivado fft的配置_三路知识网
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■ 网友在搜|0微博Qzone微信赛灵思Vivado设计套件震撼登场　　历经四年的开发和一年的试用版本测试，赛灵思可编程颠覆之作Vivado设计套件终于震撼登场，并通过其早期试用计划开始向客户隆重推出。新的工具套件面向未来十年&All-Programmable&器件而精心打造，致力于加速其设计生产力。　　赛灵思市场营销与公司战略高级副总裁SteveGlaser表示：&在过去的几年中，赛灵思把半导体技术的创新推向了一个新的高度，并释放了可编程器件全面的系统级能力。随着赛灵思在获奖的Zynq&-7000 EPP（可 扩展式处理平台）器件、革命性的3D Virtex&-7堆叠硅片互联（SSI）的技术器件上的部署， 除了我们在FPGA技术上的不断创新之外， ，我们正开启着一个令人兴奋的新时代&&一个&All Programmable&器件的时代。&&　　&AllProgrammable&器件，将使设计团队不仅能够为他们的设计编程定制逻辑，而且也可以基于ARM&和赛灵思处理子系统、算法和I/O进行编程。总之，这是一个全面的系统级的器件。SteveGlaser说&未来&AllProgrammable&器件要比可编程逻辑设计更多。他们将是可编程的系统集成，投入的芯片越来越少，而集成的系统功能却越来越多。&　　SteveGlaser还表示，在利用&AllProgrammable&器件创建系统的时候，设计者所面临的是一套全新的集成和实现设计生产力的瓶颈问题。一方面从集成的角度讲，其中包括集成算法C和寄存器传输级（RTL）的IP；混合了DSP、嵌入式、连接和逻辑域；验证模块和&系统&，以及设计和IP的重用等。实现的瓶颈包括芯片规划和分层；多领域和大量的物理优化；多元的&设计&与&时序&收敛；和后期的ECO和设计变更的连锁效应。　　正是为了解决集成和实现的瓶颈，使用户能够充分利用这些&AllProgrammable&器件的系统集成能力，赛灵思打造了全新Vivado设计套件。　　在Vivado设计套件这一以系统为中心的工具套件的开发过程中，赛灵思以业界标准为标杆并采用了先进的EDA技术与方法。为此，无论是需要高度自动化按键式流程的客户，还是需要实际操作性极强的可修改流程的客户，他们现在能够比以往更快更高效地进行设计（甚至包括赛灵思最大型的FPGA设计），同时还是在一个熟悉而直观的先进的EDA环境下工作。　　赛灵思开发Vivado设计套件的目的是为客户提供一种具有完整系统可编程功能的新型工具套件，该套件远远超越了赛灵思为时甚久的旗舰型ISE设计套件。为帮助客户顺利过渡到Vivado设计套件的使用，赛灵思将继续坚定地为采用7系列及更早期的赛灵思FPGA技术的客户提供ISE支持。今后Vivado设计套件将成为赛灵思的旗舰设计环境，支持所有7系列器件及赛灵思未来器件。　　赛灵思公司设计方法市场营销高级总监TomFeist预计，一旦客户启用Vivado设计套件，就会立即体会到其相对于ISE的优势。　　Feist说：&与同类竞争工具相比，Vivado设计套件的运行时间可缩短高达4倍，能够显著提升用户的设计生产力。同时该设计套件纯熟地运用了多种业界标准，诸如SystemVerilog、SDC（Synopsys设计约束）、C/C++/SystemC、ARMAMBAAXI-4互联、互动TCL（工具命令语言）脚本。Vivado设计套件的其它突出优势包括为Vivado的众多报告和设计视图提供全面的交叉探测功能、预计将于2012年推出的高级图形化IP集成功能、首款得到FPGA厂商全面支持的商用高层次综合技术（C++到HDL综合）。　　一个面向新一代可编程设计的设计工具　　赛灵思早在1997年就推出了ISE设计套件。ISE套件采用了当时非常具有创新性的基于时序的布局布线引擎，这是1995年4月赛灵思收购NeoCAD获得的。在其后15年的时间里，随着FPGA能够执行日趋复杂的功能，赛灵思为ISE套件增添了许多新技术，包括多语言综合与仿真、IP集成以及众多编辑和测试实用功能，努力不断从各个方面改进ISE设计套件。Feist表示，赛灵思通过借鉴ISE设计套件的所有经验、注意事项和关键技术，并充分利用最新EDA算法、工具和技术，才打造出了这一颠覆性的全新Vivado设计套件。　　Feist表示：&Vivado设计套件将显著提升当今设计的生产力，且能够轻松实现升级扩展，应对20nm芯片及更小工艺技术所带来的容量和设计复杂性挑战。在过去15年时间里，EDA技术取得了长足的发展。我们是从头开始开发这套工具的，所以我们能够在套件中采用最先进的EDA技术和标准，让其具有很强的前瞻性。&　　确定性的设计收敛　　任何FPGA厂商的集成设计套件的核心都是物理设计流程，包括综合，布局规划、布局、布线、功耗和时序分析、优化和ECO。有了Vivado，赛灵思打造了一个最先进的设计实现流程，可以让客户更快地达到设计收敛的目标。&　　可扩展的数据模型架构　　为减少迭代次数和总体设计时间，并提高整体生产力，赛灵思用一个单一的、共享的、可扩展的数据模型建立其设计实现流程，这种框架也常见于当今最先进的ASIC设计环境。Feist说：&这种共享、可扩展的数据模型可让流程中的综合、仿真、布局规划、布局布线等所有步骤在内存数据模型上运行，故在流程中的每一步都可以进行调试和分析，这样用户就可在设计流程中尽早掌握关键设计指标的情况，比如时序、功耗、资源利用和布线拥塞等。而且这些指标的估测将在实现过程中随着设计流程的推进而更趋于精确。&　　具体来说，这种统一的数据模型使赛灵思能够将其新型多维分析布局布线引擎与套件的RTL综合引擎、新型多语言仿真引擎以及IP集成器（IPIntegrator）、引脚编辑器（PinEditor）、布局规划器（FloorPlanner）、芯片编辑器（ChipEditor）等功能紧密集成在一起。此外，该数据模型使赛灵思能够为该工具套件配备全面的交叉探测功能，以便用户跟踪并交叉探测原理图、时序报告、逻辑单元或其它视图，直至HDL代码中的给定问题。　　Feist说：&用户现在可以对设计流程中的每一步进行分析，而且环环相扣。在综合后的流程中，我们还提供时序、功耗、噪声和资源利用分析功能。所以如果很早就发现时序或功耗不符合要求，我可以通过短时迭代，前瞻性地解决问题，而不必等到布局布线完成后多次执行长时间迭代来解决。&　　Feist指出，这种可扩展数据模型提供的紧密集成功能还增强了按键式流程的效果，从而可满足用户对工具实现最大自动化，完成大部分工作的期望。Feist表示，这种模型还能够满足客户对更高级的控制、更深入的分析以及掌控每个设计步骤进程的需要。　　芯片规划层次化，快速综合　　Feist说，Vivado为用户提供了设计分区的功能，可以分别处理综合、执行、验证的设计，使其可以在执行大型项目时，可以成立不同的团队分头设计。同时，新的设计保存功能可以实现时序结果的复用，并且可以实现设计的部分可重配置。　　Vivado还包括一个全新的综合引擎，旨在处理数以百万计的逻辑单元。新的综合引擎的关键是对SystemVerilog的强大支持。&Vivado的综合引擎对SystemVeriog语言可综合子集的支持，比市场上任何其他工具都更好&Feist说。它的综合速度是赛灵思ISEDesignSuite综合工具XST的三倍，并支持&快速&模式，使得设计师迅速把握设计的面积和规模。另外，也让他们调试问题的速度比之前采用RTL或门级原理图快15倍。随着越来越多的ASIC设计者转向可编程平台，赛灵思还在整个Vivado设计流程中提升了了Synopsys设计约束（SDC）。标准的使用开启了一个新的自动化水平，客户现在可以访问先进的EDA工具产生约束、检查跨时钟域、形式验证，甚至是利用像SynopsysPrimeTime那样的工具进行静态时序的分析。　　Feist解释说，上一代FPGA设计套件采用单维基于时序的布局布线引擎，通过模拟退火算法随机确定工具应在什么地方布置逻辑单元。使用这类工具时，用户先输入时序，模拟退火算法根据时序先从随机初始布局种子开始，然后在本地移动单元，&尽量&与时序要求吻合。Feist说：&在当时这种方法是可行的，因为设计规模非常小，逻辑单元是造成延迟的主要原因。但今天随着设计的日趋复杂化和芯片工艺的进步，互联和设计拥塞一跃成为延迟的主因。采用模拟退火算法的布局布线引擎对低于100万门的FPGA来说是完全可以胜任的，但对超过这个水平的设计，引擎便不堪重负。不仅仅有拥塞的原因，随着设计的规模超过100万门，设计的结果也开始变得更加不可预测。&　　着眼于未来，赛灵思为Vivado设计套件开发了新型多维分析布局引擎，其可与当代价值百万美元的ASIC布局布线工具中所采用的引擎相媲美。该新型引擎通过分析可以找到从根本上能够最小化设计三维（时序、拥塞和走线长度）的解决方案。Feist表示：&Vivado设计套件的算法从全局进行优化，同时实现了最佳时序、拥塞和走线长度，它对整个设计进行通盘考虑，不像模拟退火算法只着眼于局部调整。这样该工具能够迅速、决定性地完成上千万门的布局布线，同时保持始终如一的高结果质量。由于它能够同时处理三大要素，也意味着可以减少重复运行流程的次数。&　　为展现这种优势，赛灵思在ISE设计套件和Vivado设计套件中用按键式流程方式同时运行针对赛灵思Zynq-7000EPP仿真平台开发的原始RTL，同时将每种工具指向赛灵思世界最大容量的FPGA器件&&采用堆叠硅片互联技术的Virtex-72000TFPGA。这样Vivado设计套件的布局布线引擎仅耗时5个小时就完成了120万逻辑单元的布局，而ISE设计套件则耗时长达13个小时（图2）。而且采用Vivado设计套件实现的设计拥塞明显降低（设计中显示为灰色和黄色的部分），器件占用面积较小，这说明总体走线长度缩短。Vivado设计套件实现方案还体现出更出色的内存编译效率，仅用9GB就实现设计要求的内存，而ISE设计套件则用了16GB。　　Feist表示：&从本质上来说，你看到的就是Vivado设计套件在满足所有约束条件下，实现整个设计只需占用3/4的器件资源。这意味着用户可以为自己的设计添加更多的逻辑功能和片上存储器，甚至可以采用更小型的器件。&&　　功耗优化和分析　　当今时代，功耗是FPGA设计中最关键的环节之一。因此，Vivado设计套件的重点就是专注于利用先进的功耗优化技术，为用户的设计提供更大的功耗降低优势。&我们在技术上采用了目前在ASIC工具套件中可以见到的先进的时钟门控制技术，通过该技术可以拥有设计逻辑分析的功能，同时消除不必要的翻转&Feist表示&具体来说，新的技术侧重于翻转因子&alpha&，它能够降低30%的动态功耗&Feist说，赛灵思去年在ISE设计套件中开始应用该技术，并一直沿用至今。Vivado将继续加强这一技术的应用。　　此外，有了这一新的可扩展的数据共享模型，用户可以在设计流程的每一个阶段得到功耗的估值，从而可以在问题发展的前期就能预先进行分析，从而能够在设计流程中，先行解决问题。　　简化工程变更单（ECO）　　增量流量让快速处理小的设计更改成为可能，每次更改后只需重新实现设计的一小部分，使迭代速度更快。它们还能在每个增量变化之后实现性能的表现，从而无需多个设计迭代。为此，Vivado设计套件还包括对一个流行的ISEFPGA编辑器工具的新的扩展，称为Vivado器件编辑器。Feist说，在一个布局布线设计上使用Vivado器件编辑器，设计师现在有能力去做移动单元，重新布线，连接一个寄存器输出作为调试管脚，修改DCM或者查找表（LUT）的参数的工程变更单（ECO）&&在设计周期的后期，无需通过返回设计重新综合和实现。他说，目前行业没有任何其他FPGA设计环境可以提供这种级别的灵活性。　　基于业界标准而打造　　四年半前，当赛灵思开始从头打造Vivado设计套件的时候，架构打造的首要任务，就是用标准的设计环境代替专有格式。致力于打造一个开放的环境，让客户能够用EDA工具和第三方IP进行扩展。例如，Vivado设计套件可支持SDC（Synopsys设计约束）、ARMAMBAAXI4IP互联标准、IP-XACTIP封装和交付标准，并且在新环境中提供了强大的互动TCL脚本功能。。　　流程自动化，非流程强制化　　在Vivado设计套件构建过程中，赛灵思工具团队遵循这样的原则&自动化设计方式，不强制设计方式&。Feist说：&不管用户用C、C++、SystemC、VHDL、Verilog、SystemVerilog、MATLAB还是Simulink开始编程，也不管他们用的是我们的IP还是第三方的IP，我们提供了一种实现所有流程自动化，帮助客户提高生产力的方法。我们还充分考虑到我们的用户的各种技能水平和偏好，既能满足需要全按键式流程的客户的要求，也能满足在设计流程的每一步都进行分析的客户的要求，甚至还能满足那些认为用GUI的是低手，喜欢用TCL以命令行或批处理模式完成全部设计流程的客户的要求。用户能够根据自己的特定需求，选用套件功能。&　　为进一步增强所有用户的设计体验，赛灵思在Vivado设计套件中加入了某些奇妙的新功能，同时为深受客户赞誉的FPGA编辑器增加了芯片编辑器功能。　　IP封装器、集成器和目录　　赛灵思的工具架构团队把重点放在新套件专门的IP功能设计上，以便于IP的开发、集成与存档。为此，赛灵思开发出了IP封装器、IP集成器和可扩展IP目录三种全新的IP功能。　　Feist表示：&今天很难找到不采用IP的IC设计。我们采用业界标准，提供专门便于IP开发、集成和存档/维护的工具，这都有助于我们生态系统合作伙伴中的IP厂商和客户快速构建IP，提高设计生产力。目前已有20多家厂商提供支持该最新套件的IP。&　　采用IP封装器，赛灵思的客户、赛灵思公司自己的IP开发人员和赛灵思生态环境合作伙伴可以在设计流程的任何阶段将自己的部分设计或整个设计转换为可重用的内核，这里的设计可以是RTL、网表、布局后的网表甚至是布局布线后的网表。IP封装器可以创建IP的IP-XACT描述，这样用户使用新型IP集成器就能方便地将IP集成到未来设计中。IP封装器在XML文件中设定了每个IP的数据。Feist说一旦IP封装完成，用IP集成器功能就可以将IP集成到设计的其余部分。　　Feist说：&IP集成器可以让客户在互联层面而非引脚层面将IP集成到自己的设计中。可以将IP逐个拖放到自己的设计图（canvas）上，IP集成器会自动提前检查对应的接口是否兼容。如果兼容，就可以在内核间划一条线，然后集成器会自动编写连接所有引脚的具体RTL。&&　　Feist表示：&这里的重点是可以取出已用IP集成器集成的四五个模块的输出，然后通过封装器再封装。这样就成了一个其他人可以重新使用的IP。这种IP不一定必须是RTL，可以是布局后的网表，甚至可以是布局布线后的网表模块。这样可以进一步节省集成和验证时间。&　　第三大功能是可扩展IP目录，它使用户能够用他们自己创建的IP以及赛灵思和第三方厂商许可的IP创建自己的标准IP库。赛灵思按照IP-XACT标准要求创建的该目录能够让设计团队乃至企业更好的组织自己的IP，供整个机构共享使用。Feist称赛灵思系统生成器（SystemGenerator）和IP集成器均已与Vivado可扩展IP目录集成，故用户可以轻松访问编目IP并将其集成到自己的设计项目中。　　Vivado产品营销总监RamineRoane指出：&以前第三方IP厂商用Zip文件交付的IP格式各异，而现在他们交付的IP，不仅格式统一，可立即使用，而且还与Vivado套件兼容。&　　可能Vivado设计套件采用的众多新技术中，最具有前瞻性的要数新的VivadoHLS（高层次综合）技术，这是赛灵思2010年收购AutoESL后获得的。在收购这项业界最佳技术之前，赛灵思对商用ESL解决方案进行了广泛评估。市场调研公司BDTI的研究结果帮助赛灵思做出了收购决策（见赛灵思中国通讯杂志第36期&BDTI研究认证以DSP为核心的FPGA设计的高层次综合流程&/china/xcell/xl36/2-7.pdf）。　　Feist表示：&VivadoHLS全面覆盖C、C++、SystemC，能够进行浮点运算和任意精度浮点运算。这意味着只要用户愿意，可以在算法开发环境而不是典型的硬件开发环境中使用该工具。这样做的优点在于在这个层面开发的算法的验证速度比在RTL级有数量级的提高。这就是说，既可以让算法提速，又可以探索算法的可行性，并且能够在架构级实现吞吐量、时延和功耗的权衡取舍。&　　设计人员使用VivadoHLS工具可以通过各种方式执行各种功能。为了演示方便，Feist讲解了用户如何通过一个通用的流程进行VivadoHLS开发IP并将其集成到自己的设计当中。　　在这个流程中，用户先创建一个设计C、C++或SystemC表达式，以及一个用于描述期望的设计行为的C测试平台。随后用GCC/G++或VisualC++仿真器验证设计的系统行为。一旦行为设计运行良好，对应的测试台的问题全部解决，就可以通过VivadoHLSSynthesis运行设计，生成RTL设计，代码可以是Verilog，也可以是VHDL。有了RTL后，随即可以执行设计的Verilog或VHDL仿真，或使用工具的C封装器技术创建SystemC版本。然后可以进行SystemC架构级仿真，进一步根据之前创建的C测试平台，验证设计的架构行为和功能。　　设计固化后，就可以通过Vivado设计套件的物理实现流程来运行设计，将设计编程到器件上，在硬件中运行和/或使用IP封装器将设计转为可重用的IP。随后使用IP集成器将IP集成到设计中，或在系统生成器（SystemGenerator）中运行IP。　　这只是使用该工具的方法之一。实际上在即将发行的赛灵思Xcell杂志中，安捷伦的NathanJachimiec和赛灵思的FernandoMarinezVallina将介绍如何使用VivadoHLS技术（在ISE设计套件的流程中称为AutoESL技术）为安捷伦开发UDP包引擎。　　VIVADO仿真器　　除了VivadoHLS，公司还为该套件新开发了一种同时支持Verilog和VHDL的混合语言仿真器。Feist表示，只需要单击鼠标，用户就可以启动行为仿真，然后从集成波形查看器中查看结果。通过采用最新性能优化的仿真内核，可加速行为级仿真速度，执行速度比赛灵思ISE设计套件仿真器快三倍。采用硬件协仿真，门级仿真速度则可加快100倍。　　2012供货情况　　之前赛灵思ISE设计套件针对不同类型设计者（逻辑，嵌入式，DSP和系统）所发行的四个版本，赛灵思将推出Vivado设计套件的两个版本。其中，Vivado基础设计版本包括新型IP工具和Vivado的综合-比特流流程。而Vivado系统版本则包括设计版本的所有工具、系统生成器和赛灵思的最新VivadoHLS工具。　　Vivado设计套件2012.1版本目前已随早期试用计划推出。如需了解更多详情，敬请联系您所在地的赛灵思代表。2012.2版本将于第二季度中期公开发布，今年晚些时候还将推出WebPACK。目前支持服务尚未到期的ISE设计套件用户除了ISE之外，将免费得到全新的Vivado设计套件。　　对使用28nm器件之前器件的用户，赛灵思将继续提供对ISE设计套件的支持。收藏本文为OFweek公众号作者发布，不代表OFweek立场。如有侵权或其他问题，请联系举报。+关注
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有料、接地气，科技也可以如此有趣。关注些科技实事，IT、互联网、数码、消费电子等相关信息畅聊与科技有关的话题。分享半导体产业链资讯及数据，前沿产品、技术、观点尽在于此。聚焦各领域科技变革。投诉文章问题&营销广告重复、旧闻格式问题低俗标题夸张与事实不符疑似抄袭我有话要说确定取消取消
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