92,869被浏览4,660,438分享邀请回答15K579 条评论分享收藏感谢收起weixin.qq.com/r/dj8FHXHE8CyPrTV_92pk (二维码自动识别)另外新开了高中学习策略4群：（入群密码：叶修），有问题可以群里一起交流。1.7K90 条评论分享收藏感谢收起MySQL Query :
MySQL Error :
MySQL Errno : 0
Can not connect to MySQL server当前位置： >>
第2章 逻辑门电路1
第2章逻辑门电路第2章 逻辑门电路? 用以实现基本逻辑运算和复合逻辑运算的单元电路称为逻 辑门电路，简称门电路。 ? 常用的门电路有与门、或门、非门、与非门、或非门、异 或门等。p 其中，与门、或门和非门是基本逻辑门。? 构成门电路的电子器件有半导体二极管、三极管和场效应 管。p 在数字电路中这些电子器件大都工作在开关状态。? 数字电路中，一般用0V左右表示逻辑“0”，而用近似于5V、 3.3V等电压作为逻辑“1”。 ? 采用5V作为逻辑“1”的称为5V逻辑电路，用3.3V作为逻辑 “1”的称为3.3V逻辑电路，依次类推。第2章 逻辑门电路物理如何 实现的？……逻辑门电路的分类 分立门电路 逻辑门电路 集成门电路 TTL门电路 二极管门电路 三极管门电路 MOS门电路 NMOS门 PMOS门 CMOS门2.1.1 二极管与门和二极管或门电路1．二极管与门电路 二极管与门 分析如下： p VA=VB=0V:D1 和 D2 都导通， VF≈0.7V ，输出低电 平。p VA=0V，VB=5V:D1 导通，由于钳位作用， VF≈0.7V ， D2受反向电压而截止。ü显而易见，门电路实 现了逻辑与，即F=A?B。 ü对于该电路，增加一 个输入端和一个二极 管，就可变成三输入 端与门。即，按此办 法可构成更多输入与 门。p VA=5V，VB=0V:D2导通，VF≈0.7V，D1截止。p VA=VB=5V:二极管D1和D2都截止，VF=由上拉电阻 R拉至VCC（=5V）。2.1.1 二极管与门和二极管或门电路2．二极管或门电路 二极管或门 分析如下： p 输入端A、B都为0V时: D1、D2两端的电压值均为0V，因此 都 处 于截 止状态 ， 从 而 VF 被 电 阻 R 下拉为0V； p 若A、B中有任意一个为+5V，则D1、 D2中有一个必定导通。 ü 电阻R的分压作用，使得VF处于接 近 +5V 的 高 电压 （扣除掉 二极管的 导通电压） ü D2 受 反 向 电 压 作 用 而截 止 ， 这 时 VF≈+4.3V，输出高电平。ü显而易见，实现了逻 辑或运算，即F=A+B。 ü同样，可用增加输入 端和二极管的方法， 构成更多输入或门。2.1.2 三极管非门电路? 设 输 入 信 号 为 0V 或 +5V ， 与 之 相 对 应，三极管工作在截止态或饱和态。 ? 分析如下： p VA=0V： 此时 三极管的发射结电压小于 死区 电压， 满足 截 止条件，所 以管子截 止，VL=VCC=5V。 p VA=5V： 此时 三极管的发射结正偏，管子导 通， 只要 合理选择 电路参数，使其 满足饱 和 条 件 IB ＞ IBS， 则 管子工作 于饱和状态，有VF（=VCES≈0.3V） 输出低电平。ü此电路实现了非逻辑关 系。 ü由PNP型三极管组成的 非门电路2.2 TTL逻辑门电路? TTL是晶体管――晶体管逻辑（Transistor―Transistor Logic）电路的简称，也称为TTL数字集成电路。 ? 在TTL门电路中，输入和输出部分的开关元件均采用晶体 三极管。 ? TTL电路是构建TTL改进系列的基础。 ? 与非门是TTL电路的基本结构。 ? 本节重点介绍TTL与非门的工作原理，特性和参数，然后 给出TTL改进系列的参数及对比。2.2.1 基本TTL与非门的工作原理? TTL与非门由输入级、中间级和输出级三部分组成。 ? 输入级由多发射极晶体管T1和Rb1构成。多发射极晶体管中 的基极和集电极是共用的。 ? 中间级的核心器件是T2，其集电极和发射极产生相位相反 的信号，分别驱动输出级的T3和T4。 ? 输出级由T3、T4和D构成推拉式输出。?多发射极晶体管的二极管 与门输入方式在不改变逻辑 与关系的同时又具有三极管 的特性: 一旦满足了放大的外部条 件，为迅速消散后级电路因 三极管饱和时的超量存储电 荷提供足够大的反向基极电 流，从而大大提高关闭速度。TTL与非门电路2.2.1 基本TTL与非门的工作原理? 假定晶体管发射结导通时VBE=0.7V， 晶体管饱和时VCE=0.3V， 二极管导通时电压VD=0.7V。 ? 电路输出高低电平分别为3.6V和0.3V（T3的饱和压降），所 以，在下面的分析和计算中 假设输入高低电平 也分别为3.6V和0.3V。TTL与非门电路2.2.1 基本TTL与非门的工作原理1．各个输入全为高电平3.6V ? 当各个输入全为高电平时，T2 、T3导通，有 VB1=0.7×3=2.1V 从而使T1的发射结因反偏而截止。 p 此时，T1的发射结反偏，而集电结正偏 ：ü IB1=IB2。 ü 只要合理选择Rb1、Rc2 和Re2，就可以使T2和 T3处于饱和状态。T1 3.6V A B（+5V） +VCC Rb1 4k 2.1V 1.4V 1 倒置状态 Rc2 1.6k Vc2 3 T 2 2 饱和 Ve2 Re2 1kΩ 输入级 中间级 0.7V 1 Rc4 130 3 T4 2 截止 D 截止 3 T3 2 饱和1VVo 0.3V输出级输入全为高电平时的TTL与非门电路工作情况2.2.1 基本TTL与非门的工作原理p 由于T3饱和导通，输出电压为： Vo=VCES3≈0.3V 即输出低电平。 这时，VE2=VB3=0.7V，而VCE2=0.3V，故有： VC2=VE2+ VCE2=1V 1V的电压作用于T4的基 极，至使T4和二极管D都 截止。 p 可见实现了与非门的逻 辑功能之一：输入全为 高电平时，输出为低电 平。（+5V） +VCC Rb1 4k T1 3.6V A B 2.1V 1.4V 1 倒置状态 Rc2 1.6k Vc2 3 T 2 2 饱和 Ve2 Re2 1kΩ 输入级 中间级 0.7V 1 Rc4 130 3 T4 2 截止 D 截止 3 T3 2 饱和1VVo 0.3V输出级输入全为高电平时的TTL与非门电路工作情况2.2.1 基本TTL与非门的工作原理2．输入有低电平0.3V ? T1对应的发射结导通，T1的基极电位被钳位到VB1=1V。 T2、T3都截止。 ? 由于 T2 截 止 ， 流过 Rc2 的电 流仅 为 较 小 的 T4 的基极电 流 ， 则 Rc2的压降也较小，可以忽略，T4工作在射随器状态。 ? 所以，VB4≈VCC=5V ，使 T4和D导通，则有： Vo ≈VCC CVBE4 CVD =5C0.7C0.7=3.6V ? 可见，有低电平输入时， 电路输出为高电平。 ? 综上，电路满足与非的逻 与非 辑功能，是一个与非门。输入有低电平时的工作情况2.2.2 TTL与非门的技术参数1. TTL与非门的开关速度 （1）采用多发射极三极管加快了存储电荷的消散过程 ? 设TTL与非门电路原来输出低电平； ? 当某一输入端由高电平变为低电平，T1的一个发射结导通， +V （+5V） VB1变为1V：CC c2 Rc4 p 由于T2、T3原来是饱和的，基区中 R b1 1.6k i B1 4k 3 的超量存储的电荷还来不及消散， T4 Vc2 2 1V VB2仍维持1.4V。 T1 3 4.3V D 1.4V T 22 p 在这个瞬间，T1为发射结正偏，集 3.6V Vo 电结反偏，工作于放大状态。iC1将 A βi B1 3 T2的存储电荷迅速地释放而使T2管 B 0.7V 13 T 2 0.3V Re2 迅速截止。T2管截止又使T4管迅速 1k 导通，而使T3管的集电极电流加 大，使T3的超量存贮电荷从集电极 多发射极三极管消散T2存储电荷的过程 消散而达到截止。R12.2.2 TTL与非门的技术参数（2）如图。由于输出端采用了推拉式输出级，输出阻抗比 较小，可迅速给负载电容充放电。TTL电路的推挽输出电路结构2.2.2 TTL与非门的技术参数2.电压传输特性? 电压传输特性曲线是指与非门的输出电压与输入电压之间 的对应关系曲线，即Vo=f(Vi)（Vi=0→5V）。它反映了电 路的静态特性。 ? 特性曲线大致可分为AB、BC、CD和DE四段。TTL与非门的电压传输特性2.2.2 TTL与非门的技术参数? AB段截止区：当Vi&0.6V时，T1对应的发射结导通→ VB1&1.3V,→T2和T3处于截止状态→而T4和D导通，Vo=3.6V。 ? BC段线性区：Vi=0.6～1.3V区间→ VB2在0.7～1.4V之间→ T2导通，而T3仍然截止→ T2工作于放大区→所以Vc2随着Vi 的增加而减小，使得Vo也随之减小。TTL与非门的电压传输特性2.2.2 TTL与非门的技术参数? CD段转折区：Vi=1.3～1.4V时→ VB2&1.4V → T3开始导通， 且Vc2急剧下降→引起T4 和D截止，Vo也急剧下降到低电平。 p 这一段曲线称为特性曲线转折区，其对应的输入电压称 为与非门阀值电压或者门槛电压。 ? DE段饱和区：Vi&1.4V之后→ T3逐渐进入饱和导通状态，输 出电压维持在0.3V。TTL与非门的电压传输特性2.2.2 TTL与非门的技术参数3．输入和输出高、低电平以及噪声容限 ? 分析时，假定3.6V代表逻辑“1”，0.3V代表逻辑“0”，实际 应用中，由于受到噪声干扰，信号高、低电平要发生变化。 ? 为了保证逻辑门正确实现逻辑运算，规定了高、低电平偏 离数值容许的范围：（1）输出高电平电压VOH――TTL电路 产品规定输出高电压的最小值 （ 2）输出低电平电压 VOL――TTL电路 产品规定输出低电压的最大值 ? 可以看出，TTL门电路的输出高低 电压都不是一个值，而是一个范围。TTL与非门的电压传输特性VOH（min）=2.4VVOL（max）=0.4V2.2.2 TTL与非门的技术参数（3）关门电平电压VOFF――是指输出电压下降到VOH（min）时对应 的输入电压。p 只要Vi＜VOFF，Vo就是高电压，所以VOFF就是输入低电压的最大 值，在产品手册中常称为输入低电平电压，用VIL（max）表示。 p 从电压传输特性曲线上看VOFF≈1.3V，产品规定VIL（max）=0.8V。 （4）开门电平电压VON――是指输出Vo (V) 4.0 3.5 3.0 VOH(min) 2.5 2.0 1.5 1.0 0.5 0.4V D 2.4V C A B A(0V,3.6V) B(0.6V,3.6V) C(1.3V,2.4V) D(1.4V,0.3V) E(3.6V,0.3V) E Vi (V)电压上升到VOL（max）时对应的输 入电压。p 只要Vi＞VON，Vo就是低电压，所 以VON就是输入高电压的最小 值，在产品手册中常称为输入高 V 电平电压，用VIH（min）表示。 p 从电压传输特性曲线上看VON略大 于1.3V，产品规定VIH（min）=2V。OL(max)0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 VOFF VONTTL与非门的电压传输特性2.2.2 TTL与非门的技术参数可见： ? TTL门电路的输出高低电平不是一个值，而是一个范围。 ? 同样，它的输入高低电平也有一个范围，即它的输入信号 允许一定的容差，称为噪声容限。 ? 逻辑门的抗干扰能力用噪声容限来表示，门电路的噪声容 限大，其抗干扰能力强。 ? 噪声容限分为高电平噪声容限VNH和低电平噪声容限VNL: VNH= VOH（min）CVIH（min）=2.4VC2.0V= 0.4V VNL= VIL（max）CVOL(max)=0.8VC0.4V= 0.4V ? 因此，TTL门电路的抗干扰能力为0.4V，也就是说，叠加 在信号上的噪声电压不能大于0.4V，否则，逻辑门电路将 会发生逻辑错误。 ? 同时，也可看出二值数字逻辑中的“0”和“1”都是允许有一 定的容差的，这也是数字电路的一个突出的特点。输入和输出高、低电平以及噪声容限
2.2.2 TTL与非门的技术参数（5）阈值电压Vth――决定电路截止和导通的分界线，也是决 定输出高、低电压的分界线。 Vth又常被形象化地称为门槛 电压。p Vth的值界于VOFF与VON之间，而VOFF与VON的实际值又差别不大， 所以，近似为Vth≈VOFF≈VONp 在近似分析和估算时： ü Vi&Vth，与非门开门，输出高 电平； ü Vi&Vth，与非门关门，输出低 电平。 p Vth的值为1.3V～1.４V。TTL与非门的电压传输特性2.2.2 TTL与非门的技术参数4．扇入扇出系数及负载能力 ? 在数字系统中，门电路的输出端一般都要与其它门电路的 输入端相连，称为带负载。 ? 逻辑门电路的扇入系数和扇出系数与其带负载的能力有关。 ? 扇入系数NI由TTL门电路输入端的个数确定 p 例如一个3输入端的与非门，其扇入系数NI=3。 ? 扇出系数用来衡量逻辑门的负载能力，它表示一个门电路 能驱动同类门的最大数目。 ? 根据负载电流流向，扇出系数的描述分为两种情况： p 灌电流负载 p 拉电流负载2.2.2 TTL与非门的技术参数（1）灌电流负载 ? TTL与非门输出为低电平时：+VCC （+5V） Rc41+VCC Rb1 4K1T4 截止 D3 截止 T3 饱和Rb1 4K输出低电平 I OL = I C3I ILI IL…TTL与非门输出为低电平时的等效电路? 负载电流是来自下一级负载TTL门的输入低电平电流IIL ? 来自负载门输入端的电流从驱动门的T3管的集电极灌入， 故称为灌电流负载。2.2.2 TTL与非门的技术参数? 输入低电平电流IIL是指当门电路的输入端接低电 平时，从门电路输入端流出的电流。可以算出产品规定 IIL&1.6mAI IL =VCC ? VB1 5 ? 1 = = 1mA Rb1 4p 在正常情况下，T3的基极电流IB3很大，因此，T3处 于深度的饱和状态，以保证输出为低电平。 输入低电平电流IIL p 如果负载的个数增加，则IIL增加，引起Vo升高。 若达到某值后，T3将退出饱和状态进入放大状态， Vo迅速上升。 p 当Vo&VOL(max)时，逻辑关系被破坏，这是不允许的。 因此，对负载的灌电流要予以限制。 p 为了保证与非门的输出VOL保持在0.4V之内，所能 输出特性曲线 驱动同类门的个数为：N OL = I OL （max） I IL （max）NOL称为输出低电 平时的扇出系数2.2.2 TTL与非门的技术参数（2）拉电流负载 ? 负载电流方向是由输出端流向负载，此输入高电平电流IIH 称为拉电流。1等效电路12.2.2 TTL与非门的技术参数高电平电流IIH的形成有两种情况：（1）发射结间构成的寄生三极管效应电流。 当与非门一个输入端（如A端）接高电平，其 它 输 入端接 低电平， 发射结 间 构成 寄生三极 管。这时 IIH=βPIB1 βP为寄生三极管的电流放大系数，且βp远小 于1。 （2）T1倒置工作状态的反偏电流。 当与非门的输入端全接高电平，这时，T1的集电 结正偏，发射结反偏，IIH极小。 ? 综上，IIH的数值比较小，产品规定IIH&40μA。12.2.2 TTL与非门的技术参数? 在正常情况下，T4作为射极跟随器工作于放大区。 ? 但当负载的个数增加，使电流IIL增加较大时，Rc4上压降较 大，引起Vc4下降较大，使T4进入饱和状态，T4作为射随器 失去跟随作用，输出电压随着负载电流增加而线性下降。 ? 当 输出电压下 降超 出 VOH （ min ） 时 ， 则 造 成逻辑 错误 。 因 此，对拉电流也要限制。 ? 这样当TTL门电路输出高电平时，扇门系数为：N OHI OH = （max） I IH （max）NOH称为输出高电平时的扇出系数2.2.2 TTL与非门的技术参数【例2.2-1】若已查得7410与非门的参数为：IOL（max）=16mA， IIL（max）=1.6mA，IOH（ max）= 0.4mA，IIH（max）=0.04mA，试 计算带同类门的扇出系数。 解：根据公式 N OL =I OL （max） 可以计算低电平的输出时的扇门系数 I IL （max）NOL=16mA/1.6mA=10 根据公式 NOH =I OH （max） I IH （max）可计算出高电平的输出师的扇门系数NOH=0.4mA/0.04mA=10 可见，此时NOL = NOH。 ? 当NOL≠NOH时，工程上取较小的值作为电路的扇门系数， 用NO表示。2.2.2 TTL与非门的技术参数5．TTL与非门的平均传输延迟时间tpd ? 当与非门输入一个脉冲波形时，其 输出波形有一定的延迟。 定义了以下两个延迟时间：p 定义导通延迟时间tPHL――从输入波形 上升沿的中点到输出波形下降沿的中 点所经历的时间。 p 定义截止延迟时间tPLH――从输入波形 下 降 沿 的中 点 到 输出 波形 上 升 沿 的中 点所经历的时间。Vi VM 0.5VM t Vo VM 0.5VM tPHL tPLH tTTL与非门的传输时间TTL门电路的平均传输延迟时间 tpd是tPHL和tPLH的平均值。即t pdt PLH + t PHL = 2ü tpd越小，说明工 作速度越快。 ü一般TTL门电路 传输延迟时间tpd的 值为几纳秒。2.2.2 TTL与非门的技术参数6．其它TTL门电路 ? TTL与非门的输入和输出级结构具有TTL门电路代表特征。 如：+VCC Rc2 Rb1 T 24 T 22 A T13Rc4D L3 2T3Re2TTL非门电路TTL或非门电路? 可见，TTL门电路的特性一致性较好！2.2.3 标准TTL集成逻辑门的改进系列参数及对比1. 74系列。即标准TTL系列，属中速TTL器件，其平均传输 延迟时间约为9ns，平均功耗约为10mW/每门。 2. 74L系列。为低功耗TTL系列，又称LTTL系列。用增加电 阻阻值的方法将电路的平均功耗降低为1mW/每门，但平 均传输延迟时间较长，约为33ns。 3. 74H系列。为高速TTL系列，又称HTTL系列。与74标准系 列相比，电路结构上主要作了两点改进： p 一是输出级采用了达林顿结构； p 二是大幅度地降低了电路中的电阻的阻值。 从而提高了工作速度和负载能力，但电路的平均功耗增加 了： p 该系列的平均传输延迟时间为6ns p 平均功耗约为22mW/每门。2.2.3 标准TTL集成逻辑门的改进系列参数及对比4. 74S系列。为肖特基TTL系列，又称STTL系列。 ? 与74系列与非门相比较， 为了进一步提高速度主要 作了以下三点改进： （1）输出级采用了达林顿 结构，T4、T5组成复合管 电路，替代原来的T4和 D，降低了输出高电平时 的输出电阻，有利于提高 速度，也提高了带负载的 能力。74S系列与非门的电路2.2.3 标准TTL集成逻辑门的改进系列参数及对比（ 2 ） 采用 了 抗 饱 和三极管。p 抗 饱和三极管 是双极型三极 管和肖特基(势垒)二极管 (Schottky Barrier Diode ， SBD)组成。抗饱和三极管74S系列与非门的电路2.2.3 标准TTL集成逻辑门的改进系列参数及对比p 肖特基二极管具有两个特点： ü 正向压降较小，约为0.1～0.3V； ü 本身没有电荷存储作用，开关速度 快。 p 把 SBD 并 接 在 NPN 型 三极管的 b 和 c 两 个电极上: ü 当三极管集电结接入正向偏置时， SBD导通，把集电正向电压钳位在 0.3V左右 ü 同时SBD将三极管基极的过驱动电 流分流至集电极，有效地避免了三 极管进入深饱和状态而工作在临界 饱和状态，从而大大提高了工作速 度。肖特基二极管是以其发明人肖特基 博士（Schottky）命名的，简称SBD。 SBD不是利用P型半导体与N型半导 体接触形成PN结原理制作的，而是 利用金属与半导体接触形成的金属 －半导体结原理制作的。因此， SBD也称为金属－半导体（接触） 二极管或表面势垒二极管，它是一 种热载流子二极管。抗饱和三极管2.2.3 标准TTL集成逻辑门的改进系列参数及对比（3）用T6、Rb6、RC6组成的 “有源泄放电路”代替了原 来的Re2。 ? 另外输入端的两个二极管 D1、D2、D3用于抑制输入 端出现的负向干扰，起保 护作用。 ? 由于采取了上述措施: p 74S 系列 的 延迟 时 间 缩 短到3ns p但 电 路 的 平 均 功 耗 较 大，约为19mW。74S系列与非门的电路2.2.3 标准TTL集成逻辑门的改进系列参数及对比5．74LS系列(Low-power Schottky TTL)。为低功耗肖特基系 列，又称LSTTL系列。 p 电路中采用了抗饱和三极管和专门的肖特基二极管来提高 工作速度，同时通过加大电路中电阻的阻值来降低电路的 功耗，从而使电路既具有较高的工作速度，又有较低的平 均功耗。 p 其平均传输延迟时间为9.5ns，平均功耗约为2mW/每门。 p 该系列被广泛应用。 6．74AS系列。为先进肖特基系列，又称ASTTL系列。 p 74AS系列是在74S的基础上大大降低了电路中的电阻阻 值，从而提高了工作速度。 p 其平均传输延迟时间为1.7ns，但平均功耗较大，约为 8mW/每门。2.2.3 标准TTL集成逻辑门的改进系列参数及对比7．74ALS系列(Advanced Low-power Schottky TTL)。 p 为先进低功耗肖特基系列，又称ALSTTL系列 p 74ALS系列是在74LS的基础上通过增大电路中的电阻阻值、 改进生产工艺和缩小内部器件的尺寸等措施，降低了电路 的平均功耗、提高了工作速度。 p 其平均传输延迟时间约为4 ns，平均功耗约为1.2mW/每门。 8．74F系列(Fast TTL)在速度和功耗上介于74AS和74ALS之 间，为设计人员提供一种速度和功耗折中的一种选择。2.2.3 标准TTL集成逻辑门的改进系列参数及对比不同系列TTL两输入与非门性能比较参数名称和符号 输入低电平最大值VIL(max)/V 输出低电平最大值VOL(max)/V 输入高电平最小值VIH(min)/V 输出高电平最小值VOH(min)/V 低电平输入电流最大值VIL(max)/mA 低电平输出电流最大值IOL(max)/mA 高电平输入电流最大值IIH(max)/uA 高电平输出电流最大值IOH(max)/mA 传输延迟时间 tpd/ns 每个门的功耗mW 延迟-功耗积pd/pJ 系 74 0.8 0.4 2.0 2.4 -1.0 16 40 -0.4 9 10 90 74S 0.8 0.5 2.0 2.7 -2.0 20 50 -1.0 3 19 57 74LS 0.8 0.5 2.0 2.7 -0.4 8 20 -0.4 9.5 2 19 列 74AS 0.8 0.5 2.0 2.7 -0.5 20 20 -2.0 1.5 8 12 74ALS 0.8 0.5 2.0 2.7 -0.2 8 20 -0.4 4 1.2 4.8 74F 0.8 0.5 2.0 2.7 -0.6 20 20 -1 3 4 12
更多搜索：
All rights reserved Powered by
文档资料库内容来自网络，如有侵犯请联系客服。当前位置： >>
数电基础组合逻辑电路
数字电子技术基础《数字电子技术基础》教学课件西安工程大学 房晔西安工程大学数字电子技术基础第四章组合逻辑电路4.1 概述 4.2 组合逻辑电路的分析方法和设计方法4.3 若干常用组合逻辑电路4.4 组合逻辑电路中的竞争-冒险现象 4.5 用multisim分析组合逻辑电路西安工程大学数字电子技术基础知识点的教学要求教学要求知识点 组合逻辑电路 的分析和设计分析方法 设计方法 编码器（原理及应用） 译码器（原理及应用） √ √ √ √ √ √ √熟练 掌握√ √正确 理解一般 了解√常用中规模组 合逻辑器件数据选择器和数据分配器 （原理及应用） 加法器（原理及应用） 数值比较器（原理及应用）组合逻辑电路 中的竞争―冒 险现象竞争―冒险现象 竞争―冒险现象的判断 竞争―冒险现象的消除西安工程大学数字电子技术基础4.1 概述一、组合逻辑电路的特点 1. 从功能上任意时刻的输出仅取 决于该时刻的输入， 与该时刻以前的输入 状态无关。 无记忆功能 无反馈回路2. 从电路特点上3. 从电路结构上不含记忆 （存储）元件 西安工程大学数字电子技术基础例：该电路在任何 时刻，只要R、A和 G的取值确定，则Z 的取值也随之确定， 而与电路过去的工 作状态无关。二、逻辑功能的描述Z ? RA ? AG ? GR ? R?A?G?y1 ? f1 (a1a 2 ? a n ) y2 ? f 2 (a1a 2 ? a n ) ? ym ? f m (a1a 2 ? a n )向量函数形式Y ? F ( A)西安工程大学数字电子技术基础4.2 组合逻辑电路的分析方法和设计方法在实际中，会遇到两种情况：逻辑电路的分析 和逻辑电路的设计。1. 逻辑电路的分析 任务：对已知逻辑电路，用逻辑函数来描述， 并以此列出它的真值表确定其逻辑功能。 2. 逻辑电路的设计（逻辑电路综合） 任务：根据实际提出的逻辑问题，设计出实现 该逻辑功能的最简逻辑电路。西安工程大学数字电子技术基础4.2.1 组合逻辑电路的分析方法一、由给定逻辑电路图，写出输出与输入的 逻辑函数式 二、通过公式或卡诺图化简逻辑关系 三、列真值表，使电路逻辑功能更加直观 四、归纳电路的逻辑功能[例4.2.1] 试分析电路的 逻辑功能，指出该电路 的用途。西安工程大学数字电子技术基础解：先从输入端 向输出端依次写 出每级门电路的 逻辑式D? C? B?( D?B? )?( D?C ? )?(( D?C ?)?( D?B?)?)?Y0 ? (( D?C ? )?( D?B? )?)? ? D?C ? ? D?B? Y1 ? (( D?CB)?( DC ?B? )?( DC ?A? )?)? ? D?CB ? DC ?B? ? DC ?A? Y2 ? (( DC )?( DBA)?)? ? DC ? DBA表达式已经无法化简 西安工程大学数字电子技术基础列真值表D 0 0 0 0 0 0 0 0 C 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 A 0 1 0 1 0 1 0 1 Y2 Y1 Y0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 1 0 0 1 0 D 1 1 1 1 1 1 1 1 C 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 A 0 1 0 1 0 1 0 1 Y2 Y1 Y0 0 1 0 0 1 0 0 1 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0由真值表可见：当DCBA表示的二进制数小于或等于5时 Y0为1，当这个二进制数在6到10之间时Y1为1，而当这个二进 制数大于或等于11时Y2为1。 因此，该逻辑电路可用来判断输入的4位二进制数的数值 范围。 西安工程大学数字电子技术基础4.2.2 组合逻辑电路的设计方法一、逻辑抽象? ? ? 分析因果关系，确定输入/输出变量 定义逻辑状态的含意（赋值） 列出真值表二、写出函数式 三、选定器件类型根据对电路的具体要求和器件的资源情况决定四、根据所选器件对逻辑式化简（用小规模集成的门SSI ） 变换（用中规模集成的常用组合逻辑器件MSI） 或进行相应的描述（PLD）五、画出逻辑电路图，或下载到PLD 六、工艺设计 西安工程大学数字电子技术基础设计举例：? 设计一个监视交通信号灯状态的逻辑电路R A G 如果信号灯 出现故障， Z为1 Z西安工程大学数字电子技术基础1. 抽象 ? 输入变量: 红（R）、黄（A）、绿（G） ? 输出变量： 故障信号（Z） R、A、G ：点亮为1，熄灭为0； Z：出现故障为1，正常为0。输入变量 R 0 0 0 0 1 1 1 1 A 0 0 1 1 0 0 1 1 G 0 1 0 1 0 1 0 1 输出 Z 1 0 0 1 0 1 1 12. 写出逻辑表达式Z ? R' A' G' ? R' AG ? RA' G ? RAG' ? RAG西安工程大学数字电子技术基础3. 选用小规模SSI器件 4. 化简R' A' G'AGZ ? R' A' G' ? RA ? RG ? AG5. 画出逻辑图RG RA用与门和或门实现用与非门实现西安工程大学数字电子技术基础? 设计一个组合逻辑电路，将二进制代码变换为余 3码。解： 1.属于码制变换问题。列出两种码制编码关系的真值表。二进制代码 D C B A Y3 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 1 0 1 1 0 1 0 1 1 1 1 余 3码 Y2 Y1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 0 1 Y0 1 0 1 0 1 0 1 0 二进制代码 D C B A 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 Y3 1 1 X X X X X X 余 3码 Y2 Y1 0 1 1 0 X X X X X X X X X X X X Y0 1 0 X X X X X X2.利用卡诺图化简函数 西安工程大学数字电子技术基础Y3 ? D ? CA ? CBY2 ? CB?A? ? C ?A ? C ?BY1 ? B?A? ? BAY0 ? A? 西安工程大学数字电子技术基础3. 选用小规模集成门电路。采用与非门实现有：?Y3 ? D ? CA ? CB ? ( D?(CA)?(CB )?)? ? ?Y2 ? DB?A? ? C ?A ? C ?B ? ((CB?A? )?(C ?A)?(C ?B )?)? ? ?Y1 ? B?A? ? BA ? ((B?A? )?( BA)?)? ? ?Y0 ? A?4. 画出逻辑图西安工程大学数字电子技术基础4.3 若干常用组合逻辑电路常用的组合逻辑电路:编码器、译码器、数据 选择器、数值比较器、加法器、函数发生器、奇 偶校验器4.3.1 编码器? 编码器的逻辑功能：将输入的每个高/低电平信号 编成一个对应的二进制代码。 ? 普通编码器 ? 优先编码器西安工程大学数字电子技术基础一、普通编码器? 特点：任何时刻 只允许输入一个编 码信号，否则输出 将发生混乱。 ? 例：3位二进制 普通编码器输 I0 I1 I2 I3 I4 入 I5 I6 I7 输 出 Y2 Y1 Y010 0 001 0 000 1 000 0 100 0 000 0 000 0 000 0 000 0 000 1 101 0 100 0 000 0 000 0 000 0 010 0 001 0 000 1 000 0 111 1 100 1 101 0 1西安工程大学数字电子技术基础' ' ' ' ' ' ' ' ' ' ' ' Y2 ? I 7 I 6 I 5 I 4 I '3 I '2 I 1 I0 ? I7 I6 I5 I4 I 3 I 2 I1 I 0 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ? I7 I6 I5 I 4 I 3 I 2 I1 I 0 ? I 7 I 6 I 5 I 4 I 3 I 2 I1 I 0Y2=I4+I5+I6+I7' ' ' ' ' ' ' ' ' ' ' ' ' Y1 ? I 7 I 6 I 5 I 4 I 3 I 2 I1 I0 ? I7 I 6 I 5 I 4 I 3 I '2 I 1 I0?I I I I I I I I ?I I I I I I I I' ' ' ' ' ' ' 7 6 5 4 3 2 1 0' ' ' ' ' ' ' 7 6 5 4 3 2 1 0Y1=I2+I3+I6+I7' ' ' ' ' ' ' ' ' ' ' ' ' Y0 ? I 7 I 6 I 5 I 4 I 3 I 2 I1 I 0 ? I7 I 6 I 5 I 4 I 3 I '2 I 1 I0 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ? I7 I6 I5 I4 I 3 I 2 I1 I 0 ? I 7 I 6 I 5 I 4 I 3 I 2 I1 I 0Y0=I1+I3+I5+I7西安工程大学数字电子技术基础I0输 I10 1 0 0入 I20 0 1 0I3 0 0 0 1输 Y10 0 1 1出 Y00 1 0 1' ' ' ' ' ' Y1 ? I 3 I 2 I1 I0 ? I3 I2 I1 I 0 ' ' ' ' ' ' Y0 ? I 3 I 2 I1 I 0 ? I3 I2 I1 I 0以4输入 变量为例1 0 0 0I0 I1I2 I300 X 0 X 001 1 X X X11 X X X X10 1 X X XI0 I1I2 I300 X 1 X 001 1 X X X11 X X X X10 0 X X X00 01 1100 01 111010Y1 ? I 3 ? I 2Y0 ? I 3 ? I1西安工程大学数字电子技术基础利用无关项化简，得：Y2 ? I 4 ? I 5 ? I 6 ? I 7 Y1 ? I 2 ? I 3 ? I 6 ? I 7 Y0 ? I1 ? I 3 ? I 5 ? I 7更简便的方法：先人为指定信息与代码的对应关系， 采用编码矩阵或编码表可直接得到输入与输出的最 简关系。西安工程大学数字电子技术基础编码矩阵信 息 I0 I1 I2编码表Y20 0 0 0Y10 0 1 1Y00 1 0 1Y2 ? I 4 ? I 5 ? I 6 ? I 7 Y1 ? I 2 ? I 3 ? I 6 ? I 7 Y0 ? I1 ? I 3 ? I 5 ? I 7I3I4I5 I6 I711 1 100 1 101 0 1西安工程大学数字电子技术基础二、优先编码器? 特点：允许同时 输入两个以上的 编码信号，但只 对其中优先权最 高的一个进行编 码。? 例：8线-3线优先 编码器 ? （设I7优先权最 高…I0优先权最 低）输 I0 X X X X X X X 1 I1 X X X X X X 1 0 I2 X X X X X 1 0 0 I3 X X X X 1 0 0 0入 I4 X X X 1 0 0 0 0 I5 X X 1 0 0 0 0 0 I6 X 1 0 0 0 0 0 0 I7 1 0 0 0 0 0 0 0 Y2 1 1 1 1 0 0 0 0输 出 Y1 1 1 0 0 1 1 0 0 Y0 1 0 1 0 1 0 1 0Y2 ? I7 ? I I ? I I I ? I I I I' 7 6 ' ' 7 6 5A ? A' B ? A ? B' ' ' 7 6 5 4Y2 ? I 7 ? I 6 ? I 5 ? I 4西安工程大学I0输 I1X X 1 0入 I2X 1 0 0I3 1 0 0 0输 Y11 1 0 0出 Y01 0 1 0数字电子技术基础 A ? A' B ? A ? B以4输入 变量为例X X X 1Y1 ? I 3 ? I I' 3 2' ' Y0 ? I 3 ? I 1 I 2 I3I0 I1I2 I300 X 0 0 001 1 1 1 111 1 1 1 110 1 1 1 1I0 I1I2 I300 X 1 1 001 1 1 1 111 1 1 1 110 0 0 0 000 01 1100 01 111010Y1 ? I 3 ? I 2' Y0 ? I 3 ? I1 I 2西安工程大学数字电子技术基础Y2 ? I 7 ? I 6 ? I 5 ? I 4' ' ' ' Y1 ? I 7 ? I 6 ? I 5 I4 I3 ? I5 I4 I2 ' ' ' ' ' ' Y0 ? I 7 ? I 6 I5 ? I6 I4 I3 ? I6 I 4 I 2 I1图4.3.3给出的8线―3线 优先编码器74HC148是在前 面分析的基础上添加了使能 控制端而得到的。Y2' ? [( I 7 ? I 6 ? I 5 ? I 4 ) ? S ]'' ' ' ' Y1' ? [( I 7 ? I 6 ? I 5 I4 I3 ? I5 I 4 I 2 ) ? S ]' ' ' ' ' ' ' Y0' ? [( I 7 ? I 6 I5 ? I6 I4 I3 ? I6 I 4 I 2 I 1 ) ? S ]'西安工程大学数字电子技术基础实例： 74HC148选通输出端 扩展端输入信号低 电平有效输出代码以反 码的形式出现选通输入端 西安工程大学数字电子技术基础Y2? ? ? I 7 ? I 6 ? I 5 ? I 4 ??受 选 通 信 号 控 制01Y ?? ?? I 7 ? I 6 ? I 5 ? I 4 ? S ? ? ? ? I ? I ? I ? I ?? ? S ?' 2 ' 7 6 5 40所有与门 所有与 关闭，其 门打开 输出为0。1S ? ? 1 时，所有的输出被 封锁在高电平。S ? ? 0 时，编码器正常工作。 若无编码输入信号， 输出为高电平。01选通信号1 00 1西安工程大学YS' ? 0 为有效时，所有的编码输入端都是高电平，且S=1。 说明电路工作，但无编码输入' ' ' ' ' ' ' ' YS' ? (I 7 I 6 I 5 I 4 I 3 I 2 I1 I 0 S )' ' ' ' ' ' ' ' ' ' YEX ? [(I 7 I 6 I 5 I 4 I 3 I 2 I1 I 0 S )' ? S ]'数字电子技术基础 附 加 输 出 信 号=[(I 7 ? I 6 ? I 5 ? I 4 ? I 3 ? I 2 ? I1 ? I 0 +S ?)S ]'' YEX ? 0 为有效时，只要任何一个编码输入端有低电平输入， 且S=1。电路工作有编码输入西安工程大学数字电子技术基础西安工程大学数字电子技术基础附加输出信号的状态及含意? 控制端扩展功能举例： ? 例： 用两片8线---3线优先编码器16线---4线优先编码器 其中， A′15 的优先权最高??? ，按照原码编码。 西安工程大学数字电子技术基础西安工程大学数字电子技术基础? 第一片为高优先权 ' ? 只有(1)无编码输入时YS ? 0 ，(2)才允许工作' ' ' ? 0 时表示对 A15 ~ A8 ? 第(1)片 YEX 的编码； ' YEX ? 1 时无编码输入，可用它作为输 出编码的最高位。西安工程大学数字电子技术基础1 01 1 1 0 1 01 0 1 0 1? 低3位输出是两片按原码输出的逻辑“或” ? ? Y0(2) ? )? ? Y0(1) ? Y0(2) Z 0 ? (Y0(1)Z1 ? (Y1?(1) ? Y1?( 2 ) ) ? Y1(1) ? Y1( 2 ) Z 2 ? (Y2?(1) ? Y2?( 2 ) ) ? Y2(1) ? Y2( 2 )1 010 10西安工程大学数字电子技术基础三、二 -十进制优先编码器' ' ? 将 I9 ~ I 0 编成10个BCD代码0110 ~ 1111（反码）? I' 9的优先权最高，I' 0 最低? 输入的低电平信号变成一个对应的十进制的编码西安工程大学数字电子技术基础表4.3.3 二 -十进制优先编码器74LS147的功能表编码器工作状态下对应 的给I′0编码表中为什么没有列出I′0 ?西安工程大学数字电子技术基础4.3.2 译码器? 译码：将每个输入的二进制代码译成对应输出端的高、低电平信号。 ? 常用的有：二进制译码器、二 -十进制译码器、显示译码器等。输 一、二进制译码器 例：3线―8线译码器0 0 0 0入0 1 0 0 0 0输0 0 0 0 0 0出0 0 0 1 1 0A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y000 111 001 000 000 000 000 101 010 000 000 011 101 110 100 101 010 000 000 000 000 000 0西安工程大学数字电子技术基础真值表' ' Y0 ? A'2 A1 A0 ? m0逻辑表达式 用电路进行实现Y1 ? A A A0 ? m1' 2 ' 1 ' Y2 ? A'2 A1 A0 ? m2... Y7 ? A2 A1 A0 ? m7用二极管与门阵列组 成的3线－8线译码器西安工程大学数字电子技术基础 设VCC=5V，输入信号的高、低 电平分别为 3V 和 0V ， 二极管 导通压降为0.7V。 当 A2A1A0=000时,对应输入端均 为 0V。译码器将每一个输入代码译 成对应输出端的高电平信号， 实现译码。10西安工程大学集成译码器实例：74HC138附加 控制端数字电子技术基础 低电平 输出S ? S3 S2 S1Yi' ? ( S ? mi )'? ? S3 ? ? 0) ， S ? 1 ( S1 ? 1、S2 实现译码；S=0，所有的输出被封锁在高电平。西安工程大学数字电子技术基础74HC138的功能表：西安工程大学数字电子技术基础? 带控制输入端的译码器是一个完整的数据分配器若以S1作为“数据”输 ? ? S3 ? ? 0) ， 入 端 (同时令 S2 而 ' 将A2A1A0作为“地址”输入 Y2? ? ( A'2 A1 A0 S )? 端，那么从S1送来的数据只 ' ' ? ? ( A A A ' S1 'S 2 S 3 ) 2 1 0 能通过由A2A1A0所指定的一 Y4? ? ( A2 A1 A0 S )? 根输出线送出去。 ? S'因此S1的数据以反码的形 式从 Y2? 输出，而不会被送到 其他任何一个输出端上。?1 (0 ? 0 ? 1 ? S1 )? ?10 1 0 西安工程大学数字电子技术基础? 利用附加控制端进行扩展例： 用74HC138（3线―8线译码器）4线―16线译码器西安工程大学数字电子技术基础D3=0D3=1将 D3 D2 D1 D0 的
将 D3 D2 D1 D0 的 ' ' 这 8 个代码，译成 Z 0 ~ Z7' ' 这 8 个代码，译成 Z 8 ~ Z158 个低电平信号。8 个低电平信号。西安工程大学数字电子技术基础二、二 -十进制译码器? 将输入BCD码的10个代码译成10个高、低电平的 输出信号。BCD码以外的伪码，输出均无低电平 信号产生，即译码器 拒绝“翻译”。 例：74HC42 （见教材P178）Yi ? m (i ? 0 ~ 9)' ' i西安工程大学数字电子技术基础三、用译码器设计组合逻辑电路基本原理 3位二进制译码器给出3变量的全部最小项; …… n位二进制译码器给出n变量的全部最小项; 任意函数 将n位二进制译码输出的最小项组合起来，可获 得任何形式的输入变量不大于n的组合函数Y ?∑ mi西安工程大学数字电子技术基础例：利用74HC138设计一个多输出的组合逻辑电路，输出逻辑函数式为：Z1 ? AC ' ? A' BC ? AB' C Z 2 ? BC ? A' B' C Z 3 ? A' B ? AB' C Z 4 ? A' BC ' ? B' C ' ? ABC? ?? ? ? ? ? Z1 ? ? ? ? m ? 3 , 4 , 5 , 6 ? ? ? ? ? m 3 , 4 , 5 , 6 ? ? ?? ? ? ? ? ?? ? ? ? ? Z 2 ? ?? ? m ? 1, 3 , 7 ? ? ? ? ? m 1 , 3 , 7 ? ? ? ? ? ? ? ? ? ? ? ? ? ? Z 3 ? ?? ? m ? 2 , 3 , 5 ? ? ? ? ? m 2 , 3 , 5 ? ? ?? ? ? ? ? ?? ? ? ? ? Z 4 ? ?? ? m ? 0 , 2 , 4 , 7 ? ? ? ? ? m 0 , 2 , 4 , 7 ? ? ? ? ? ? ? 西安工程大学Z1 ? ? m ? 3 , 4 , 5 , 6 ? Z 2 ? ? m ? 1, 3 , 7 ? Z3 ? ? m ? 2, 3,5?Z4 ? ? m ? 0 , 2 , 4 , 7 ?数字电子技术基础四、显示译码器数字显示译码器是不同于上述译码器的另一种译码器， 它是用来驱动数码管的中规模集成电路。 数字系统中运行的是二进制数，但在数字测量仪表和各 种显示系统中，为了便于表示测量和运算的结果以及对系统 的运行情况进行监测，常需将数字量用人们习惯的十进制字 符直观地显示出来，这就要靠专门的译码电路把二进制数译 成十进制字符，通过驱动电路由数码显示器显示出来。在中 规模集成电路中，常把译码和驱动电路集于一体，用来驱动 数码显示管。西安工程大学数字电子技术基础1. 七段字符显示器数码管根据发光段数分为七段数码管和八段数码管。 发光段可以用： 荧光材料(称为荧光数码管)； 发光二极管(称为LED数码管)； 液晶(称为LCD数码管)。 数码管通过发光段，可以将BCD码变成十进制数字， 并在数码管上显示出来。半导体数码管 BS201A外形图西安工程大学数字电子技术基础BCD码相应发光段对照表当输入码大于9时，仍使数码管显示一定图形。西安工程大学数字电子技术基础①半导体发光二极管属特殊二极管（磷化镓、砷化镓等）。当外加正向电压时，大量电 子和空穴在扩散中复合，其中部分电子从导带跃迁到价带，把多余能量 以光的形式释放出来，便发出一定波长的可见光。 光线的波长与磷或砷的比例有关，光线的强度基本与正向电流大小 成正比关系。 发光二极管的门坎电压比普通二极管高，正向工作电压一般为1.5～ 3V，达到可见光度的电流需几～几十mA（工作电流10mA左右）。优点：工作电压低，体积小，寿命长，工作可靠，响应速度快，颜 色丰富。 缺点：工作电流大，功耗大。西安工程大学数字电子技术基础②液晶显示器一种既具有液体流动性又具有光学特性的有机化 合物，其透明度和呈现的颜色受外加电场的影响。当 外加电场作用时，液晶显示器产生光电效应，调制外 界光线，使液晶不同部位显现反差来达到显示的目的。 液晶显示器所需驱动电压低（1V以下仍能工作）， 工作电流非常小，故功耗极小（&1μW/cm2）。 但是，由于它本身不会发光，仅仅靠反射外界光 线显示字符，所以亮度很差。并且它的响应速度较低 （10～200ms）。西安工程大学2. BCD七段字符显示译码器 （代码转换器）7448输 数字 0 1 2 3 4 A3 0 0 0 0 A2 0 0 0 0 入 A1 0 0 1 1 A0 0 1 0 1 Ya 1 0 1 1 Yb 1 1 1 1 Yc 1 1 0 1 输 Yd 1 0 1 1 Ye 1 0 1 0 出 Yf 1 0 0 0 Yg 0 0 1 1 字形数字电子技术基础显示译码器可将 BCD 代码译成 数码 0 1 0 0 0 1 1 0 0 1 1 5 0 1 0 1 1 0 1 1 0 1 1 管所需的驱动信号 ,以便使数码管用十进制 6 0 1 1 0 0 0 1 1 1 1 1 数字来显示 BCD 代码所表示的数值。7 8 9 10 11 12 13 14 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 1 0 0 0 1 0 1 1 1 0 0 1 0 0 1 1 1 0 1 0 0 0 0 1 0 1 1 0 1 1 0 1 0 1 0 0 0 1 0 1 1 0 0 1 1 1 0 1 1 1 1 1 1 1151111000000西安工程大学0数字电子技术基础真值表卡诺图A A A A0' 3 ' 2 ' 1输 A3 0 0 0 0 0 A2 0 0 0 0 1 1 A1 0 0 1 1 0 0入 A0 0 1 0 1 0 1输出 Ya 1 0 1 1 0 1以Ya为例化简时，以“0” 状态 合并，然后 求反 比较方便。000 1 1 1 111 0 0 0 0 1 1 111 0 0 1 1 0 0 101 0 1 0 1 0 1 001 1 1 0 0 0 1 0A2 A' 0A3 A11 1Ya ? ( A A A A0 ? A3 A1 ? A2 A )' 3 ' 2 ' 1' ' 0111110西安工程大学数字电子技术基础Ya ? ( A A A A0 ? A3 A1 ? A2 A )' 3 ' 2 ' 1' ' 0 'Yb ? ( A3 A1 ? A2 A1 A ? A2 A A0 )' 0 ' 1Yc ? ( A3 A2 ? A A1 A )' 2 ' 1 ' Ye ? ( A2 A1 ? A0 )'' ' 0 ' 0 ' 2 ' 1 'Yd ? ( A2 A1 A0 ? A2 A A ? A A A0 ) Yf ? ( A'3 A'2 A0 ? A'2 A1 ? A1 A0 )'' Yg ? ( A'3 A'2 A1 ? A2 A1 A0 )'西安工程大学与或非门 数字电子技术基础BCD－七段显示译码器7448的逻辑图' ' ' Ya ? ( A'3 A'2 A1 A0 ? A3 A1 ? A2 A0 ) ' ' Yb ? ( A3 A1 ? A2 A1 A0 ? A2 A1 A0 )' ' ' Yc ? ( A3 A2 ? A'2 A1 A0 ) ' ' ' Yd ? ( A2 A1 A0 ? A2 A1 A0 ? A'2 A1 A0 )' ' Ye ? ( A2 A1 ? A0 )' ' ' Yf ? ( A'3 A'2 A ? A A ? A A ) 附加控制端 0 2 1 1 0 ' ' Yg ?灭灯输入 ( A'3 A'2 A1 ?/ A A A ) 灭零输出 2 1 0灯测试输入灭零输入西安工程大学A10=A 11=A12=0与A0=A1=A2=0等效，可将 7448 的附加控制信号：（ 1）数字电子技术基础 A11A13A0~A2代入Ya~ Yf式得到其输出为高电平。1 1 0 0 0? 灯测试输入 LT ?1当 LT ? ? 0 时，Ya ~ Yg门各 A10G6G7G8 项输 A11A13 1入全 为0， A10G6A12 则输 G5A11A12 出为 11。G5A121输出1 1全部置1，驱动数码管 各段同时点亮。11 0 01A10A11A12=01 0 0 西安工程大学数字电子技术基础 A A11 137448的附加控制信号：（2）? 灭零输入 RB I ? 0 011 1 1 0 00 11 1A11A130 1A12A1300当A3=A2=A1=A0=0， RBI ? ? 0 时，则可 以将不希望显示的 零熄灭。11A10G6G7 A100 10 1 0 1A10A11101 1G5 G6 G7 G80 1A10A11A120西安工程大学数字电子技术基础7448的附加控制信号：（2）? 灭零输入 RB I ?1 10 001 1 1A10G6G7G80 1 1 0 01 0A11A13 A10G6A12 G5A11A12 A12A13 G5A11G7 A10G6G700说明，若显示不为零加 入 RBI ? ? 0 ，将不会影 响 其它数的显示。01G5A101 0A10G7G8 G6G7G8LT’00西安工程大学数字电子技术基础7448的附加控制信号：（3）? 灭灯输入/灭零输出 ( BI ? / RBO?) 输入信号，称灭灯输入控制端： BI ? ? 0 无论输入状态是什么，数码管熄灭。 输出信号，称灭零输出端： 只有当输入A3=A2=A1=A0=0 ，且灭零输入信号 RBI ? ? 0 时，RBO ? 才给出低电平。 因此，RBO? ? 0 表示译码器将本来应该显示的零 熄灭了。 西安工程大学A11A13数字电子技术基础0' ' ' ' ' ' 由 G3 门 ：RBO ' ? ( A3 ? A2 ? A ? A ? LT ? RBI ) A11A13 1 1 0此式表明，只有当输入 为A3 ? A2 ? A1 ? A0 ? 0 0,' A12A13 而且有灭零输入信号 RBI ? 0 时，RBO 才会1 '给出低电平。'1A10A11A120 0因此，RBO ? 0 表示译码器已将本应显 示的零熄灭了。 注意：RBI ? 和 RBO? 作为一对输入、输出端 是配合使用的， 0 0 ? 应作为输出端, 而 当使用输入端 RBI ? 时, BI ? / RB AO 10A11 不能再当作 BI ? 输入端来用。A10A11A12' 若A3、A2、A1、A0 中有0 1 ，即显示不为零，那么 RBO ? 1。 A101000西安工程大学数字电子技术基础用7448驱动 BS201A数码 管的联线图7448的 输出电路西安工程大学数字电子技术基础例：利用 RBI ? 和 RBO?的配合， 实现多位显示系统的 灭零控制。? 整数部分：最高位是0，而且灭掉以后，输出 RBO? 作为 次高位的 RB I ? 输入信号 。 ? 小数部分：最低位是0，而且灭掉以后，输出 RBO? 作为 次低位的 RB I ? 输入信号。西安工程大学数字电子技术基础4.3.3 数据选择器 一、工作原理在数字系统中，有时需要将 多路数字信息分时段从一条通道 传送，完成这一功能的电路称为 多路数据选择器(Multiplexer， 简称MUX)。数据选择器框图有n位地址输入、2n位数据输入、 1位输出。 在地址输入的控制下，从多路输 入数据中选择一路输出。 功能类似于一个单刀多掷开关。 西安工程大学0 0地址代码附加控制端 √数字电子技术基础 ? 例：“双四选一”，74HC153 分析其中的一个“四选一” 0√1D10 Y1 ? S1[ D0 ( A1 A0 ) ? D1 ( A1 A0 )' ' ' ' ? D2 ( A1 A0 ) ? D3 ( A1 A0 )]√被禁止，输出 封锁于低电平。工作西安工程大学数字电子技术基础例：用两个“四选一”接成“八选一”? “四选一”只有2位地址输入，从四个输入中选中一个。 ? “八选一”的八个数据需要3位地址代码指定其中任何一个。利用S' 作为第 3位地址输入端当A2=0时，上边数据选择 器工作。通过给定A1、A0的状 态，可以从 D0~D3 中选中某个 数据，并经G2门送到输出端Y。 当A2=1时，下边数据选择 器工作。通过给定A1、A0的状 态，可以从 D4~D7中选中某个 数据，并经G2门送到输出端Y。 ' ' ' ' Y ? ( A'2 A1 A0 ) D0 ? ( A'2 A1 A0 ) D1 ? ( A'2 A1 A0 ) D2 ? ( A'2 A1 A0 ) D3' ' ' ' ? ( A2 A1 A0 ) D4 ? ( A2 A1 A0 ) D5 ? ( A2 A1 A0 ) D6 ? ( A2 A1 A0 ) D7 西安工程大学数字电子技术基础功 能 表西安工程大学数字电子技术基础二、用数据选择器设计组合电路? 1. 基本原理' ' ' ' Y1 ? D0 ( A1 A0 ) ? D1 ( A1 A0 ) ? D2 ( A1 A0 ) ? D3 ( A1 A0 )具有n位地址输入的数据选择器，可产生任何形式的输入 变量不大于n+1的组合逻辑函数方法一：代数法 利用以上公式，把逻辑函数变换成公式的形式， 通过对比，找出相互之间的关系。西安工程大学数字电子技术基础例如：Z ? R' A'G ' ? R' AG ? RA'G ? RAG ' ? RAG ? R' ( A'G ' ) ? R( A'G ) ? R( AG ' ) ? 1 ? ( AG )令: A=A1, G=A0' ' ' ' Y1 ? S1[ D0 ( A1 A0 ) ? D1 ( A1 A0 ) ? D2 ( A1 A0 ) ? D3 ( A1 A0 )]D0 ? R?，D1 ? D2 ? R，D3 ? 1西安工程大学数字电子技术基础方法二：卡诺图法 首先选定地址变量；然后在卡诺图上确定地址变量控制 的范围（即输入数据区）；最后由数据区确定每一数据输入 端的连接。Z ? R' A' G' ? R' AG ? RA' G ? RAG' ? RAGD0 ? R?令: A=A1, G=A0D1=D2=R D3=1 D0 D1 D3 D2西安工程大学数字电子技术基础例： 试设计一个三变量多数 表决器 Y ? A?BC ? AB?C ? ABC ? ? ABC令: A=A1, B=A0D0D1D2 D0=0D3D1=D2=CD3=1 西安工程大学数字电子技术基础例： 试用八选一数据选择器 实现三变量多数表决器 Y ? A?BC ? AB?C ? ABC ? ? ABCD3 ? D5 ? D6 ? D7 ? 1 D0 ? D1 ? D2 ? D4 ? 0? A ? S1B ? A1 C ? A0西安工程大学数字电子技术基础4.3.4 加法器一、1位加法器 1. 半加器:不考虑来自低位的进位，将两个1位的二进制数相加。输 A 0 0 入 B 0 1 输 S 0 1 出 CO 0 0S ? A? B CO ? AB11011001西安工程大学数字电子技术基础 2. 全加器：将两个1位二进制数及来自低位的进位相加。输 A 0 0 0 0 B 0 0 1 1 入 CI 0 1 0 1 输 出 S 0 1 1 0 CO 0 0 0 1用与或非门构成全加器S ? ( A' B' CI ' ? A' BCI ? AB' CI ? ABCI ' )' CO ? ( A' B' ? B' CI ' ? A' CI ' )'11 1 100 1 101 0 110 0 101 1 1西安工程大学数字电子技术基础用异或门构成全加器S ? A?B?CI ? A? BCI ? ? AB?CI ? ? ABCI ? A ? B ? CI CO ? A?BCI ? AB?CI ? ABCI ? ? ABCI ? ( A ? B ) CI ? ABA 0 输 B 0 入 CI 0 输 出 S 0 CO 000 0 1 101 1 0 010 1 0 111 0 1 000 1 0 1逻辑图1111010111西安工程大学数字电子技术基础二、多位加法器1.串行进位加法器(依次将低位全加器的进位输出接到高位 全加器的进位输入端）高位相加的结果只有等到低位进位产生后才能建立起来。这种结构的电路称为串行进位加法器或行波加法器。优点:结构简单 缺点:运算速度慢 西安工程大学数字电子技术基础2. 超前进位加法器 （各级进位可同时产生）基本原理：加到第i位的进位 输入信号是两个加数及第i位 以下各位（0 ~ i -1）的函数， 可在相加前由A, B两数确定。优点：快，每1位的和及最后 的进位基本同时产生。 缺点：电路复杂。 西安工程大学数字电子技术基础产生进位输出信号的两种情况：输 入 输 出 S0 1 1 0 11) AB=1,这时CO=1；A0 0 0 0 1B0 0 1 1 0CI0 1 0 1 0CO0 0 0 1 02) A+B=1且CI=1， 这时CO=1。 产生进位输出信号的表达式为：(CO )i ? Ai Bi ? ( Ai ? Bi )(CI )i (CI )i ? (CO )i ?111 101 110 100 111 1西安工程大学i ? 0： (CI )0 ? 0 S 0 ? A0 ? B0 (CO )0 ? A0 B0 i ? 1： (CI )1 ? (CO )0 S1 ? A1 ? B1 ? (CI )1 ? A1 ? B1 ? ( A0 B0 )S ? A ? B ? CI数字电子技术基础CO ? AB ? (A ? B ) CI(CO )1 ? A1 B1 ? ( A1 ? B1 )(CI )1 ? A1 B1 ? ( A1 ? B1 )( A0 B0 ) i ? 2： (CI ) 2 ? (CO )1 S 2 ? A2 ? B2 ? (CI ) 2 ? A2 ? B2 ? ( A1 B1 ? ( A1 ? B1 ) A0 B0 ) (CO ) 2 ? A2 B2 ? ( A2 ? B2 )(CI ) 2 ? A2 B2 ? ( A2 ? B2 )( A1 B1 ? ( A1 ? B1 ) A0 B0 ) ?西安工程大学数字电子技术基础以第一位为例分析 X 1 ? ( A1 B1 )? ? (( A1 ? B1 )?)?' ' ? ( A1 ? B1 )( A1 ? B1 ) ? A1 ? B1 ? Y1 ? (( A0 ? B0 )? ? ( A0 B0 )?(CI )? 0)? ( A0 ? B0 )( A0 B0 ? CI 0 ) ? A0 B0 ? ( A0 ? B0 )(CI )0 ? (CO )0 ? (CI )1运算速度的提高 是靠增加电路复杂程 度换取的，而且随着 位数的增多，电路复 杂程度更甚。S1 ? X 1 ? Y1 ? A1 ? B1 ? (CI )1第三级 第二级 第一级西安工程大学三、用加法器设计组合电路? 基本原理： 若生成的函数可变换成 输入变量与输入变量相加； 若生成的函数可变换成 输入变量与常量相加。 例：将BCD的8421码转换为余3码D 0 0 0 0 0数字电子技术基础 输C 0 0 0 0 1入B 0 0 1 1 0 A 0 1 0 1 0 Y3 0 0 0 0 0输Y2 0 1 1 1 1出Y1 1 0 0 1 1 Y0 1 0 1 0 1Y3Y2Y1Y0 ? DCBA ? 001100 0 1 111 1 0 001 1 0 010 1 0 111 1 1 100 0 0 100 1 1 001 0 1 0西安工程大学数字电子技术基础4.3.5 数值比较器? 用来比较两个二进制数的数值大小 一、1位数值比较器 A , B比较有三种可能结果? A ? B( A ? 1, B ? 0) 则 AB' ? 1, ?Y( A? B ) ? AB' ? A ? B( A ? 0 , B ? 1) 则 A' B ? 1, ?Y( A? B ) ? A' B ? A ? B( A , B同为0或1) , ?Y( A? B ) ? ( A ? B )' A( AB )? ? A( A? ? B?) ? AB? ( A?B ? AB?)? ? ( A ? B)?B( AB )? ? B( A? ? B?) ? A?B西安工程大学数字电子技术基础二、多位数值比较器1. 原理：从高位比起，只有高位相等，才比较下一位。 例如: A、B是两个4位二进制数A3A2A1A0和B3B2B1B0，首先 比较A3和B3。 如果A3&B3，肯定A&B; 如果A3&B3，肯定A&B; 如果A3=B3，则需比较下一位A2和B2来判断A和B的大 小。以此类推，定能比出结果。 如果 A、B是两个多位数的高4位数，那么，当A、B相等时， 就需要以低位的比较结果来决定两个数的大小。 西安工程大学' Y( A? B ) ? A3 B'3 ? ( A3 ? B3 )' A2 B'2 ? ( A3 ? B3 )' ( A2 ? B2 )' A1 B1 ' ? ( A3 ? B3 )' ( A2 ? B2 )' ( A1 ? B1 )' A0 B0 ? ( A3 ? B3 )?( A2 ? B2 )?( A1 ? B1 )?( A0 ? B0 )? I ( A? B ) ' Y( A? B ) ? A'3 B3 ? ( A3 ? B3 )' A'2 B2 ? ( A3 ? B3 )' ( A2 ? B2 )' A1 B1 ' ? ( A3 ? B3 )' ( A2 ? B2 )' ( A1 ? B1 )' A0 B0 ? ( A3 ? B3 )?( A2 ? B2 )?( A1 ? B1 )?( A0 ? B0 )? I ( A? B )数字电子技术基础Y( A? B) ? ( A3 ? B3 )' ( A2 ? B2 )' ( A1 ? B1 )' ( A0 ? B0 )' I( A? B)式中I ( A? B )、I ( A? B )、I ( A? B ) 是来自低位的比较结果 。 若无低位，应令 I ( A? B ) ? I ( A? B ) ? 0，I ( A? B ) ? 1。Y( A? B ) ? (Y( A? B ) ? Y( A? B ) )? 或 Y( A? B ) ? (Y( A? B ) ? Y( A? B ) )?不是A&B或者A=B，就是A&B。 西安工程大学数字电子技术基础2. 集成电路74LS85 ― 实现4位二进制数的比较I ( A? B )、I ( A? B )和I ( A? B ) 为附加控制端 用于功能扩展。 利用I ( A? B )、I ( A? B ) 和 I ( A? B )可将两片 以上的 74LS85 组合成位数更多的 数值比较器电路。西安工程大学数字电子技术基础3. 比较两个8位二进制数的大小1 0低位芯片高位芯片因各种数值比较器的电路结构不同，扩展输入端的方法 也不一样，使用时应注意区分。 西安工程大学数字电子技术基础4.4 组合逻辑电路中的竞争-冒险现象4.4.1 竞争-冒险现象及成因 前面讨论组合逻辑电路的工作时，都是在输入输出处于稳定的状态下进行的。实际上，由于电路的延迟，使逻辑电路在信 号变化的瞬间可能出现错误的逻辑输出，从而引 起逻辑混乱。一、什么是“竞争”及“冒险” 两个输入“同时向相反的逻辑电平变化”， 称存在“竞争”。西安工程大学在组合电路中，由于 两输入变量的传输途径不 同，到达电路某一会合点 的时间就有先后。数字电子技术基础例如：Y=AB 稳态下， 无论A=1、B=0 还是 A=0、 B=1，输出皆为Y=0。又如：Y=A+B 稳态下， 无论A=1、B=0 还是 A=0、 B=1，输出皆为Y=1。 显然，该尖峰脉冲不 符合门电路稳态下的逻辑 功能，属于系统内部的一 种噪声。瞬间出现 A=B=1的 情况瞬间出现 A=B=0的 情况西安工程大学数字电子技术基础应当指出：有竞 争现象不一定都 会产生尖峰脉冲。 由于竞争而 可能使电路输出 产生尖峰脉冲的 现象叫做冒险现 象，简称险象。瞬间出现 A=B=0的 情况瞬间出现 A=B=1的 情况西安工程大学数字电子技术基础二、2线―4线译码器中的竞争-冒险现象由图可见， 在 A、B 的稳定状态下， 输出 Y0 和Y3 都应该为0 状态。当 AB 从10 → 01时, 动 态过程中可能出现00或 11，所以输出 Y0 和 Y3 可能产生尖峰脉冲。 若译码器的负载是 一个对尖峰脉冲敏感的 电路，那么这种尖峰脉 冲将可能使负载电路发 生误动作。西安工程大学数字电子技术基础4.4.2 检查竞争―冒险现象的方法 1.代数法首先，找出具有竞争能 力的变量；然后逐次改变其它变量，若得到的表达式为下列形式之一，则有险象存在。Y ? A ? A? 静态0险象（输出出现低电平窄脉冲）Y ? A A?静态1险象（输出出现高电平窄脉冲）西安工程大学例如：Y ? AC ? BC ? 当 A ? 0、B ? 0 时 ,Y ? 0 无险象； 当 A ? 0、B ? 1 时 ,Y ? C ? 无险象；数字电子技术基础其中C 有原变量和反变量,改变 A、B 的取值可判断险象。当 A ? 1、B ? 0 时 ,Y ? C 无险象； 当 A ? 1、B ? 1 时 ,Y ? C ? C ? 有“0”型险象。 又如：Y ? ( A? ? B )( A ? C ) 其中A 有原变量和反变量,改变 B、C 的取值可判断险象。 当 B ? 0、C ? 0 时 ,Y ? A A? 有“1”型险象； 当 B ? 0、C ? 1 时 ,Y ? A? 无险象； 当 B ? 1、C ? 0 时 ,Y ? A 无险象； 当 A ? 1、B ? 1 时 ,Y ? 1 无险象。西安工程大学数字电子技术基础2. 卡诺图法判断的方法：如果两卡诺圈相切，而相切处又未被其它卡诺圈包围，则可能发生冒险现象。而当卡诺圈相交或相离时无 竞争冒险产生。如图所示？“0”险象“1”险 象 西安工程大学图上两卡诺圈相切 Y ? AB ? A? CY ? ( A?C ? ? AB?)? ? ( A ? C )( A? ? B)数字电子技术基础4.4.3 消除竞争-冒险现象的方法一. 修改逻辑设计(增加冗余项)Y ? A?C ? AB，在 B ? C ? 1 时，Y ? A? ? A 将产生“0”险象。若增加多余项BC，使Y ? A? C ? AB ? BC则当B=C=1 时，Y 恒为1，所以消除了冒险。BC 增加多余项 BC 即是在卡诺图上两卡诺圈相切处增加了 一个BC 圈。 西安工程大学数字电子技术基础电路的实现二. 引入选通脉冲由于险象仅发生在输入信号变化的瞬间，因此在这段时 间内先将门封住，待电路进入稳态后， 再加选通脉冲选取输 出结果。即可消除险象。 西安工程大学数字电子技术基础p 的高电平出现 在电路到达稳定状态 之后，所以 G0~G3 每 个门的输出都不会出 现尖峰脉冲。该方法简单易行，但选通信号的作用时间和 极性等一定要合适。西安工程大学数字电子技术基础三. 输出端接滤波电容由于险象产生的尖峰脉冲一般都很窄，所以在输出端加一滤波电容CF，可有效地削弱尖峰脉冲幅度。(a) 未加滤波电容的输出(b) 加滤波电容后的输出CF取值越大，滤波效果越好，但却会使正常输出信号前后沿变坏。故参数要选择合适，一般由实验确定。 西安工程大学数字电子技术基础三种方法的特点：增加冗余项适用范围有限；加滤波电容是实验调试阶段常采取的应急措施； 加选通脉冲则是行之有效的方法。目前许多中 规模集成器件都备有使能(选通控制)端， 为加入选 通信号，消除毛刺提供了方便。西安工程大学数字电子技术基础4.5 用multisim分析组合逻辑电路例: 用mulitisim分析逻辑电路.找出电路的逻辑函数 式和逻辑真值表。西安工程大学数字电子技术基础end 西安工程大学
更多搜索：
All rights reserved Powered by
文档资料库内容来自网络，如有侵犯请联系客服。