利用混合信号FPGA和先进的软件工具实现简易系统设计
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利用混合信号FPGA和先进的软件工具实现简易系统设计
基本设计流程概念本文引用地址：　　标准现货微处理器基本上只是一块功能性硅片，需要设计人员进行指令编码，例如在初始设置中配置外设、运行主要功能、与外界连接等。微处理器要在设计人员给予&身份&之后才能开始工作，它既可被编程和现场重编程，也能够进行多次重新定义。　　另一方面，也是一块功能性硅片，它可能包含一些特殊的功能性模块(如存储器)，但同样必须在定义&身份&后才能工作。尽管在I/O的选择使用上灵活性稍大，而且可并行操作，但它和微处理器一样，都需要设计人员赋予它们&生命&。　　虽然嵌入式设计人员很少同时从事设计，FPGA设计人员一般也不会踏进，但他们的设计流程其实极为相似。如图1所示，两者在设计器件时都是从零开始，采用某种语言编写、编译或构建代码，然后对器件进行编程和调试。他们都能够设计出出色又独特的实现方案，可能简单如控制一盏灯，也可能复杂似一件艺术品。这些形容简化了编写的内容，同时也意味着设计流程偏向于并行化，而且更具兼容性。　　集成嵌入式处理器的FPGA　　过去十多年间出现了两类集成处理器的FPGA：带有的FPGA和带有处理器硬核的FPGA。它们各有其优缺点，但其中有些FPGA得以幸存，有的却惨遭淘汰。问题在于嵌入式与 FPGA 设计人员的设计流程和相反特性究竟在多大程度上阻碍了这些器件的快速采纳。　　带的FPGA　　带的FPGA主要是由FPGA供应商提供的产品或解决方案。它为FPGA设计人员提供了尝试嵌入式设计的机会，不过由于FPGA设计人员在AVR、8051、PIC或ARM等标准处理器上往往拥有自己的个人偏好、经验和代码库，因而往往无法超过真正的嵌入式设计人员。多年来，爱特公司一直致力于为航天产品提供处理器软核(如8051和Leon)，最近更推出了集成了ARM7、8051和ARM?誖CortexTM-M1处理器的快闪FPGA。　　处理器软核的优势一般包括：(1)可以根据需要增加外设；(2)在某些无需使用所有功能的情况下，可以简化指令集以减小占用空间；(3)在需要时可以把设计移植到更大的FPGA中。　　但是这种方案中仅仅是处理器本身就要使用相当大的硅面积，因而成本高于独立式处理器。外设数量的增加可能导致时序问题，而这超出了嵌入式设计人员的经验范围。此外，SRAM FPGA没有闪存来存储代码和数据，所以必须配置额外的闪存器件，而这也会影响到I/O要求、电路板版图和设计复杂性。　　从设计角度来看，进行嵌入式设计的FPGA设计人员首先必须解决FPGA中处理器的硬件版图问题，然后再进行FPGA内部嵌入式应用的调试。如果只有一个设计人员进行产品开发工作，则开发流程基本上是串行化的。如果在设计中存在缺陷或问题，便需要深入剖析许多层面才能找出原因所在(是代码问题、RTL问题，还是硬件时序问题)。所有这些都影响着产品的上市时间和可靠性，最终关系到该项技术的全面采纳。　　带嵌入式处理器硬核的FPGA　　带处理器硬核的FPGA有多种形式，均为行业标准产品，这一点十分有利于加速产品的推广应用。例如，Triscend公司拥有8051/ARM FPGA，爱特梅尔(Atmel)则推出了基于AVR的FPSLICTM器件。由于Triscend在FPGA和现有FPGA设计流程方面缺乏深厚背景，所以根据器件需要开发出了一个对自己有利的工具流程。这个工具流程能够更加直观地整合各种组件，但缺少一般FPGA用户期望的FPGA详细设计功能。爱特梅尔拥有FPGA技术背景，其设计流基于FPGA/嵌入式并行流程，并可通过配置对话来定义两者间的接口。　　这些FPGA都具有一个优点，即采用业界标准处理器。其他优点还包括：由于采用业界标准处理器，能够使用业界领先的编译器(如KeilTM和IAR Systems?誖)，从而再次进入主流。处理器硬核的设计流程已被证明对双方都很有利，不过FPGA和微处理器之间接口的调试可能是一大挑战。　　一直以来，较高的硅成本都是带有处理器硬核的FPGA的缺点。硬核处理器的成本曾非常接近独立式处理器的成本，而当时FPGA仍然十分昂贵，因此说服那些使用1美元或2美元器件的嵌入式设计人员在成本只有15美元的设备中使用FPGA，还要增加一个额外的外设，对销售人员或工程师来说都不是一个好主意。对于FPGA设计人员而言，这些器件中的FPGA实在太小，无法激起很大兴趣。FPSLIC曾是一个不错的点子，工程师都希望找到这方面的项目，不过一旦进入定价和物流阶段，许多机会都无法满足应用的实际需求。
嵌入式处理器的下一步　　由于CMOS工艺的局限性，也因为早期带硬核处理器的FPGA属SRAM FPGA，因而并没有集成大量的模拟功能。而利用基于快闪技术的FPGA则有可能增加广泛的模拟电路。此外，只要再增加一个用于代码存储的集成式快闪模块，这类器件看起来就像一个集成了模拟和FPGA的单芯片嵌入式处理器。如果从器件设计流程角度考虑，这就相当于增加了一个新的设计组件。此时，不仅要进行FPGA和嵌入式设计，还需处理模拟设计。于是，这种器件的设计流程需要进行三类设计：FPGA设计、嵌入式设计和模拟设计。这些任务可以由3个、2个甚至1个设计人员来完成，使所有设计人员都必须能够并行进行自己的设计部分，以避免设计周期延长与FPGA中软核处理器的协作问题。　　此外，由于FPGA和嵌入式设计人员都是成熟的用户团队，设计流程必须对双方都具有吸引力，并且没有陡峭的学习曲线，而FPGA和嵌入式设计人员都必须能够确信自己的专业技术，因此每一方都必须依赖所做的设计选择，能够根据需要访问模拟数据，图2所示为Actel SmartFusionTM混合信号FPGA，是目前唯一一款集成了FPGA、ARM Cortex-M3处理器硬核和可编程模拟的FPGA。该器件的架构具有清晰的功能性边界和明确定义的接口，有助于简化这类器件的设计边界。　　下面从三类设计工作划分的角度来进行分析：　　(1)嵌入式设计人员可以像使用常规微控制器一样，使用带有一套固定硬外设(蓝色部分)的标准ARM Cortex-M3处理器硬核。这称为微控制器子系统(MSS)。这里并无时序不确定性。与模拟或FPGA的任何连接都通过先进外设总线(APB)或先进高性能总线(AHB)接口完成。尽管FPGA的内容可能有很大改变，但由于存储器映射具有简单、自动扩展的特性，它的各个组件可被视为处理器的外设扩展部分。　　(2)FPGA设计人员可以选择使用FPGA中完全独立于处理器的部分。由于FPGA带有功能齐全的阵列、SRAM 和 FIFO模块，以及包括 LVDS 的I/O，所以设计人员不受折衷FPGA架构的限制。但是现在FPGA设计人员也能够通过增加先进微控制器总线架构(AMBA)外设来支持嵌入式设计，或利用AMBA接口开发新的功能，以创建设计专用的新的定制外设。　　(3)由于模拟设计没有标准的现成设计流程，因此&模拟设计&这个术语对不同人的含义可能也不一样。许多模拟组件是专用标准器件(ASSP)，需要定制与处理器的接口。在SmartFusion中，模拟组件与处理器和FPGA集成在一起；在模拟设计中，预定义接口可以实现更高级别的提取。由于它们易于使用并具有直观的图形格式，最终可获得适合于所有设计人员的全新一代的模拟配置对话。　　下一代嵌入式处理器设计　　假设目前的设计至少有两名设计人员一起工作，设计中需要两个并行设计流程，并采用一种便于两名设计人员相互交流沟通的方法。图3为基本的模块结构。　　对于嵌入式设计人员，第一步是查看MSS配置器并选择外设，然后安排配置设置以及改变I/O属性。最重要的是，可以根据用户的选择自动生成存储器映射和所选配置需要的全部固件。从这一点出发，嵌入式设计人员便可选择工作在GNU、Keil或IAR等工具的标准处理器设计流程内。实际上，无论使用上述任何哪一种业界标准软件IDE中，都可以提供MSS配置器。　　配置外设的驱动器库、系统初始化和启动代码都是自动产生的，这就为设计人员节省了大量的时间，不必花费太多精力用于这部分设计，从而将更多时间用于应用开发。　　MSS配置器GUI看起来就像器件架构模块示意图。由于这类工具对嵌入式和FPGA两方设计人员来说都比较新颖，它的图形直观性界面有助于所有设计人员顺利地学习，同时满足每个人的要求。　　FPGA设计人员可以自行配置微控制器子系统，也可以引入一个由嵌入式设计人员创建的微控制器子系统。这时，只需采用一种简单的文件格式在设计人员之间传递MSS配置，不必传递整个设计项目。实际上，FPGA设计人员需要了解MSS配置的唯一理由是外设与FPGA架构的连接。FPGA设计人员因此能够增加像SmartDesign IP模块这样的额外设计组件，或者是获得用于与处理器的设计相独立的RTL，并继续进行包含了全面广泛的时序和功率分析的传统FPGA设计流程。　　对于模拟设计，不论用户是真正的模拟设计人员，还是尝试模拟设计的其他类型设计人员，直观的图形化配置方案似乎效果最好。这些已获验证的设计技术支持现有混合信号Fusion FPGA，并包含电压、温度和电流监控功能，以及采样排序和后处理标记生成的控制等功能。　　温度监控器配置对话允许用户设置采集时间，运用过滤技术及输入标记要求以生成输出，可用于处理器的中断或FPGA架构的输出。　　分布式设计环境的版本控制　　若有两个或更多设计人员从事一项设计，那么建立清晰的设计修改协议就显得十分重要，而且其中一个设计人员应该成为MSS配置的主要管理者。在密切合作的工作关系中，任何一个设计人员都可能修改或更新另一个人的工作，这时跟踪修改是非常重要的。　　如果嵌入式设计人员创建MSS配置，则该配置被输出并传送给FPGA设计人员。FGPA设计人员可以输入且采用这个新版本，就如同一个输入到设计图中的标准IP模块一样。如果有带MSS的现成设计，则设计人员可以简单使用内核替代功能，然后使用SmartDesign Canvas检测是否有连接改变。　　如果嵌入式设计人员是主要管理者，虽然FPGA设计人员在测试时可以对配置做较少的改变(例如，为了评测任何时序问题，FPGA设计人员可能需要改变MSS馈入FPGA架构的时钟频率)，但嵌入式设计人员必须对这些变化进行编译以保持双方同步。　　由FPGA设计人员启动设计流程并定义MSS所需的外设之后，下一步就是输出配置并传送给嵌入式设计人员，再由后者输入这个配置，并生成用于MSS以及FPGA设计人员增加的任何软外设的固件。若在设计流程初期创建有大量软外设，就极可能是这种情况。　　至于决定由哪一方作为配置的主要管理者，则因具体设计而异。处理模拟设计的人最有可能成为主要管理者。模拟计算引擎ACE(Analog Compute Engine)配置也包括在MSS模块中。由于大多数设计人员都不太熟悉模拟设计，最初也许会经历多次设计反复，因此让模拟设计人员成为MSS配置的主要管理者是很有说服力的。　　嵌入式混合信号FPGA设计流程总结　　嵌入式混合信号FPGA设计流程软件开发团队的目标是建立一个具有以下特性的设计环境：　　(1)使现有FPGA及嵌入式设计人员的学习曲线最小化；　　(2)能够帮助嵌入式设计人员单独评测器件的处理器方面的性能；　　(3)能够帮助FPGA设计人员单独评测器件的FPGA方面的性能；　　(4)能够让嵌入式和FPGA设计人员并行进行同一个器件的工作，而不存在进度安排的风险；　　(5)引入简单的模拟接口，向所有用户开放模拟设计。　　在经济困难时期，产品需要快速上市，而工作稳定性十分有限，市场竞争日益激烈。因此，任何一家硅器件供应商或软件开发商的任务都应该是建立一个有助于提高生产力，而不是挑战设计人员能力的设计环境，同时为设计人员的产品提供显著的市场竞争优势。
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基于FPGA的PID控制器研究与实现
大连理＿丁大学硕十学位论文摘要基于微处理器的数字ＰＩＤ控制器改变了传统模拟ＰＩＤ控制器参数整定不灵活的问 题。但是常规微处理器容易在环境恶劣的情况卜出现程序跑飞的问题，如果实现ＰＩＴ）软 算法的微处理器凶为强干扰或其他原凶而出现故障，会引起输出值的大幅度变化或停．１Ｅ 响应。而ＦＰＧＡ的应用可以从木质上解决这个问题。因此，利用ＦＰＧＡ开发技术，实现 智能控制器算法的芯片化，使之能够广泛的用于备种场合，具有很大的戍用意义。 首先分析ＦＰＧＡ的内部结构特点，总结ＦＰＧＡ设计技术及开发流程，指出实现结构 优化设计，降低设计难度，是扩展设计功能、提高芯片性能和产品性价比的关键。控制 系统由四个模块组成，丰要包括核心控制器模块，输入输出模块以及人机接口。其中控 制器部分为系统的关键部件。在分析ＦＰＧＡ设计结构类型和特点的基础上，提卅一种基 于ＦＰＧＡ改进型并行结构的ＰＩＤ温度控制器设计方法。在ＰＩＤ算法与ＦＰＧＡ的运算器 逻辑映像过程中，采用将补码的加法器代替减法器设计，增加整数运算结果的位扩展处 理，进行不Ｉ一数据类型的整数归一化等不『一角度的处理方法融合为一体，可以有效地减 少逻辑运算部件。应用Ｑｕａｒｔｕｓ ＩＩ图形输入与Ｖｅｒｉｌｏｇ ＨＤＬ语言相结合设计实现了ＰＩＥ） 控制器，用Ｍｏｄｅｌｓｉｍ仿真验证了设计结果的正确性，用Ｓｙｎｐｌｉｆｙ Ｐｒｏ进行电路综合，在Ｑｕａｒｔｕｓ ＩＩ软件中实现布局布线，最后生成ＦＰＧＡ的编程文件。根据控制系统的要求，论文设计完成了１２位模数ＡＤ转换器、数据显示器、按键等相关外围接口电路。 将一阶、纯滞后、大惯性电阻炉温作为控制对象，以ＥＰｌＣ３Ｔ１４４ ＦＰＧＡ为核心，构 建ＰＩＤ控制系统。在采用Ｐｔｌ００温度传感器、分辨率为２℃，最大温度控制范围０～４００ ℃的条件下，实验结果表明，达到无超调的稳定控制要求，为降低ＦＰＧＡ实现ＰＩＤ控制 器的设计难度提供了有效的方法。 关键词：ＦＰＧＡ；Ｖｅｒｉ ８ＤＬ；ＰＩＩ）算法；炉温控制ｌｏｇ大连理Ｔ大学硕＋学协论文Ｒｅｓｅａｒｃｈ ａｎｄ Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ ＰＩＤ Ｃｏｎｔｒｏｌｌｅｒ ＢａｓｅｄｏｎＦＰＧＡＡｂｓｔｒ ａｃｔＴｈｅ ＰＩＤ ｃｏｎｔｒｏｌｌｅｒ ｂａｓｅｄｎｏｔｏｉｌｍｉｃｒｏｐｒｏｃｅｓｓｏｒ ｓｏｌｖｅｄ ｔｈｅ ｐｒｏｂｌｅｍ ｔｈａｔ ｔｈｅ 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随着徼电子技术的进步，ＳｏＣ已经在很多应用中取代了传统的以单片机为中心的架 构，将很多外设和存储器集成到一个芯片中，使系统的功耗和体积越来越小，而功能越 来越强。现在的ＭＣＵ和ＤＳＰ的功能已经非常强，但处理能力毕竟还是有限。厂商在推 出一款器件的时候，其性能就已经固定了。当某一款产品的性能无法满足要求时，就必须选用新的处理器，常常意味着重新进行ＰＣＢ的设计，重新进行各项软硬件的验证测试，所导致的工程资源的浪费是惊人的【１ｌ。并且，以ＭＣＵ为主的嵌入式系统存在纯技 术和直接与ＭＣＵ本身相关的两类问题，主要包括以下几个方面Ｉ印ｌ： （１）低速。由于ＭＣＵ的工作方式是通过内部的ＣＰＵ逐条执行软件指令来完成各种 运算和逻辑功能的，在排队式串行指令执行方式（包括ＤＳＰ也不例外）面前，其工作速 度和效率缺乏优势。因此，ＭＣＵ在实时仿真、高速工控或高速数据采集等领域便显得力不从心。（２）复位工作方式。任何ＭＣＵ在工作初始都必须经过一个复位过程，否则将无法 进行正常工作。ＭＣＵ的复位必须满足一定的电平条件和时间条件（长达毫秒级）。在工 作电平有某种干扰性突变时，ＭＣＩＪ不可或缺的复位设置将成为系统不可靠工作的重要 因素。而且这种产生于复位的不完全性而构成的系统不可靠工作的隐患，其出现方式极为随机和动态，一般方法难于检测。 （３）ＰＣ的跑飞。在强干扰或某种偶然因素下，任何ＭＣＵ的ＦＣ都极可能越出正常的程序流程而跑飞已是不争的事实。事实证明，在强干扰条件下，特别是强电磁干扰， ＭＣＵ都无法保证其仍能正常工作而不进入不可挽回的“死机”状态。特别是当ＰＣ跑飞 与复位不可靠因素相交错时，情况将变得尤为复杂。ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＦＰＧＡ优势归纳如下；ＧａｔｅＡｒｒａｙ，现场可编程门阵列），与ＭＣＵ器件相比，（１）编程方式先进。ＦＰＧＡ越来越多的采用先进的ＪＴＡＧ－ＩＳＰ（在系统编程）和 ＩＣＲ（在线路重配置）技术。这种先迸的编程方式已成为当今世界上各类可编程器件发展基于ＦＦ＇ＧＡ的ＰＩＤ控制器研究与实现的趋势。因为它省却了价格昂贵、操作不变的专用编程器，只需要一个十分简单的下载 编程电路和一条ＰＣ机的打印通讯线就可以了。 （２）高速。ＦＰＧＡ的时钟延迟可达纳秒级，结合其并行工作方式，在超高速领域和 实时测控领域方面有非常广阔的应用前景。 （３）高可靠性。在高可靠领域，ＭＣＵ的缺憾为ＦＰＧＡ的应用留下了很大的用武之 地。除了不存在ＭＣＵ所特有的复位不可靠与ＰＣ可能跑飞等固有缺陷之外，ＦＰＧＡ的 高可靠性还可以表现在几乎可将整个系统放入同一芯片中，从而大大缩小了体积，易于管理和屏蔽。（４）开发工具和设计语言标准化。ＦＰＧＡ的设计开发通过符合国际标准的硬件描述 语言（ＶＨＤＬ或者Ｖｅｒｉｌｏｇ ＨＤＬ）来进行电子系统设计和产品开发。由于开发工具的通用 性、设计语言的标准化以及设计过程几乎与所用的ＦＰＧＡ硬件结构没有关系，所以设计 成功的各类逻辑功能块软件有很好地兼容性和可移植性，它几乎可以用于任何型号的ＦＰＧＡ。（５）功能强大，应用广阔。目前，ＦＰＧＡ可供选择范围很大，可根据不同的应用选 用不同容量的芯片。利用它们可以实现几乎任何形式的数字电路或数字系统的设计。 ＦＰＧＡ基本上可以完成任何数字器件的功能，从高性能ＣＰＵ到简单集成电路，均可 用ＦＰＧＡ实现。通过传统的原理图输入或硬件语言的描述就可以自由地设计具有某种功 能的数字系统，减少了电子系统的开发风险和开发成本，缩短上市时间，通过在系统编 程、远程在线重构等技术降低维护升级成本，在通信、音视频处理、自动控制、航空、 数据计算等领域得到了广泛应用。１．２ＰＩＤ控制器的发展动态及现状过程控制中应用最为广泛的控制策略是ＰＩＤ控制。ＰＩＤ控制技术的发展可以分为两大阶段１４１。第一阶段为发明阶段（１９００．１９４０），ＰＩＤ控制思想逐渐明确，此时主要采用气动控制器，仪表工业的重心放在实际ＰＩＤ控制器的结构设计上。第二阶段为革新阶段（１９４０以后），在革新阶段，ＰＩＤ控制器已经发展成为一种鲁棒的、可靠的、易于应用的控制器。现阶段ＰＩＤ的实现一般有两种方法：一种是以存储器和处理器为基础，基于软件方 法实现的ＰＩＤ控制器。存储器用于存储程序，处理器取指，译码，执行指令。随着系统 规模和复杂性的增加，ＡＳＩＣ逐渐被采用１５ｊ。在嵌入式测控系统中，先进控制方法以硬 件技术应用于片上系统为嵌入式控制领域的热点课题，ＦＰＧＡ的出现也逐渐成为ＰＩＤ控 制器实现的一种选择。尤其是ＦＰＧＡ器件现在有越来越多的ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ，知一２大连理工大学硕士学位论文识产权）核心库的支持，用户可以利用这些预定义和预测试的软件模块在ＦＰＧＡ内迅速 实现系统功能。ＩＰ核包括从复杂数字信号处理算法、存储器、控制器，到总线接口和成 熟的软件微处理器等在内的一切模块。因此，ＦＰＧＡ技术的发展为片上可编程系统ＳＯＰＣ 的实现提供了物质基础。基于ＦＰＧＡ的ＰＩＤ控制器既可以作为单独的控制器芯片模块， 作为整个控制系统的控制单元模块，又可以将其嵌入到片上可编程系统中，成为ＳＯＰＣ 的一个口核，或者作为ＡＳＩＣ的前期验证。１．３ＦＰＧＡ的现状及发展趋势可编程逻辑器件（ＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ。ＰＬＤ）是２０世纪７０年代发展起来的一种新型逻辑器件，是目前数字系统设计的主要硬件基础。早期的可编程逻辑器件只有可 编程只读存储器ＰＲＯＭ、紫外线可擦除只读存储器ＥＰＲＯＭ和电可擦除存储器ＥＥＰＲＯＭ 三种，由于结构的限制，它们只能完成简单的数字逻辑功能。其后，出现了一种结构上 稍复杂的可编程芯片，即可编程逻辑器件ＰＬＤ，能完成各种逻辑数字功能。这一阶段的产品主要有ＰＡＬ（Ｐｒｏｇｒａｍ Ａｒｒａｙ Ｌｏｇｉｃ，可编程阵列逻辑）和ＧＡＬ（ＯｅｎｅｒｉｃＡｒｒａｙ Ｌｏｇｉｃ，通用阵列逻辑）。早期的ＰＬＤ器件的一个共同特点是可以实现速度特性较好的逻辑功能，但过于简单的结构也只能完成规模较小的电路【６ｌ。可擦除的ＥＰＬＤ（ＥｒａｓａｂｌｅＰｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ，可编程逻辑器件）的基本逻辑结构是宏单元，由可编程的与 ．或阵列、可编程寄存器和可编程啪?三部分组成。由于ＥＰＬＤ特有的宏单元结构、大量增加的输出宏单元数和大的与阵列，使一块芯片内能够更灵活地实现较多的逻辑功能。２０世纪８０年代中期Ａｌｔｅｒａ和Ｘｉｌｉｎｘ公司分别推出了类似于ＰＡＬ结构的扩展型ＣＰＬＤ（ＣｏｍｐｌｅｘＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ）和与标准门阵列类似的ＦＩ＇ＧＡ，都具有体系 结构和逻辑单元灵活、集成度高以及适用范围宽等特点。这两种器件兼容了ＰＬＤ和通 用门阵列的优点，可以实现较大规模的电路，编程灵活，与门阵列等其它ＡＳＩＣ相比，又具有设计开发周期短、设计制造成本低、开发工具先进等优点，因此被广泛地用于产品的原型设计和产品生产之中。 随着深亚微米技术的进步，ＦＰＧＡ趋势发展包括四个方面［６－Ｓｌ：（１）大容量、低电压、低功耗ＦＰＧＡ；（２）系统级高密度ＦＰＧＡ；（３）ＦＰＧＡ出现与ＡＳＩＣ相互融合；（４）动态可 重构ＦＰＧＡ。 １．４ＦＰＧＡ的应用领域及研究状况Ｒ＇ＧＡ不断以其可编程性及灵活性向更多领域渗透，在数据采集、控制领域、数字信号处理、无线通信、消费类电子、车用电子、医疗、军事等都有大量应用，覆盖从低 成本应用到复杂的开发平台设计。在数据采集领域，ＦＰＧＡ主要用于高速数据采集系统；基丁ＦＰＧＡ的ＰＩＤ控制器研究与实现在信号处理方面，ＦＰＧＡ主要应用于视频采集压缩、高阶高速ＦＩＲ滤波器、雷达图象采 集等；在医疗领域，ＦＰＧＡ在医疗设备如心电检测设备、超声设备和电子内窥镜中都有应用；在无线领域，ＦＰＧＡ技术已应用于ＴＥＴＲＡ无线终端；在控制领域，即ＧＡ已应用于微型攀爬机器人、直流电机调速控制器和工业运动控制器；或者将将ＦＰＧＡ技术与 ＤＳＰ技术相结合，充分利用ＤＳＰ的适合于数字运算的特点和ＦＰＧＡ高集成度，实现对 高速信号的实时采样和实时视频处理【皿捌。 ＦＰＧＡ在ＳｏＣ／ＳＯＰＣ出现了新的应用。ＳｏＣ是ＳｙｓｔｅｍＯｉｌＣｈｉｐ的简称，译为“系统ｏｎ集成芯片，其中包含完整系统并有嵌入式软件的全部内容。ＳＯＰＣ是ＳｙｓｔｅｍＰｒｏｇｒａｍｍａｂｌｅＣｈｉｐ，即可编程片上系统，是基于ＦＰＧＡ的ＳｏＣ策略。相比于ＳｏＣ设计， ＳＯＰＣ既有嵌入的处理器、支持电路，也有ＰＬＤ；嵌入的处理器可以是软核，也可以是 硬核；用户根据应用选择配置处理器和各种Ｉ／Ｏ模块，还可以在系统中加入拥护自定义 的逻辑模块，构建定制的系统。１．５论文结构论文共分为五个部分。 第１章：概述。介绍选题的背景，分析ＰＩＤ控制器的发展动态及现状，以及ＦＰＧＡ 的现状、发展趋势以及应用领域，最后介绍一下本文研究的主要内容和方法。 第２章：ＦＰＧＡ的开发基础。主要介绍ＦＰＧＡ的开发基础知识，包括ＦＰＧＡ的结构 和特性分析以及开发流程、开发工具。 第３章：ＰＩＤ控制的ＦＰＧＡ实现。详细描述了ＰＩＤ控制算法和模糊ＰＩＤ算法的ＦＰＧＡ 具体实现，并用Ｍｏｄｃｌｓｉｍ对设计做了仿真，验证了设计的正确性。第４章：ＰＩＤ控制系统组成。以ＥＰｌＣ３Ｔ１４４为核心，Ｐｔｌ００热电阻和温度变送器构成输入电路，以ＡＤＣ０８０９以及ＭＡＸｌ９７为Ａ／Ｄ转换器件，以ＰＷＭ方式输出控制电阻炉温。 第５章：仿真与测试结果分析。对控制系统迸行了仿真和测试，对控制结果进行了 一定分析。最后对本文的工作内容和方法作一个总结，并对以后的工作提出展望。４一大连理工大学硕士学位论文２ＦＰＧＡ开发基础ＦＰＧＡ的结构和特性ＦＰＧＡ基本结构２．１２．１．１ＦＰＧＡ发展非常迅速，形成了各种不同的结构。按逻辑功能块的大小，ＦＰＧＡ可分 为细粒度ＦＰＧＡ和粗粒度ＦＰＧＡ。细粒度ＦＰＧＡ的逻辑功能块小，资源可以充分利用， 但连线和开关多，速度慢；粗粒度ＦＰＧＡ的逻辑功能块规模大，功能强，但资源不能充 分利用。从逻辑功能块的结构上分类，可分为查找表的结构、多路开关结构和多级与非门结构。根据即ｃ渔内部连线的结构不同，可以分为分段互联型和连续互联型。根据编程方式，ＦＰＧＡ可分为一次编程和可重复编程两种ｌ矧。基于ＳＲＡｌＶｌ查找表ｕＪＴ结构的 ＦＰＧＡ本质上就是一个ＲＡＭ。目前ＦＰＧＡ中多使用４输入ＬＵＴ，所以每一个ｕＪｌｒ可以 看成一个有４位地址线的１６Ｘ１的ＲＡＭ。当用户通过原理图或ＨＤＬ语言描述了一个逻 辑电路以后，ＦＰＧＡ开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写 入ＲＡＭ，这样，每一个信号进行逻辑运算时就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可，其原理如表２．１所示俐。表２．１Ｔａｂ．２．１ＬＵＴ原理Ｐｒｉｎｃｉｐｌｅ ｏｆ ＬＵＴ；量三＂实际逻辑电路ＬＵＴ的实现方式ｉ呈爿）－―岩 ｄ匕＝＞一一厂ａｂｃｄＡｌｔｅｒａ公司的产品ＦＬＥＸ／ＡＣ－＝ＥＸ等芯片的结构如图２．１所示。主要包括ＬＡＢ（ＬｏｇｉｃＡｒｒａｙＢｌｏｃｋ，逻辑阵列块），ＩＯＥ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｅｌｅｍｅｎｔ，输入输出单元），ＲＡＭ块（未表Ｅｌｅｍｅｎｔ，示出）和可编程行／列连线。在ＦＬＥＸ／ＡＣＥＸ中，一个ＬＡＢ包括８个ＬＥ（Ｉ．ｏ垂ｃ基于ＦＰＧＡ的ＰＩＤ控制器研究与实现逻辑单元）。每个ＬＥ包括一个ＬＵＴ，一个触发器和相关的相关逻辑。图２．１ Ｆｉｇ．２．１Ａｌｔｅｒａ ＦＰＧＡ内部结构Ｉｎｔｅｒｎａｌ ｓｔｒｕｃｔｕｒｅ ｏｆＡｌｔｅｒａ ＦＰＧＡＬＥ是ＦＬＥＸ／ＡＣＥＸ芯片实现逻辑的最基本结构，其内部结构如图２．２所示。触发器的时钟（ＣｌｏｃｋＳｅｌｅｃｔ）、清除／置位等控制信号可由全局信号、∞引出端或任何内部逻辑驱动。对于组合逻辑，可将该触发器旁路，由ＬＵＴ的输出直接驱动ＬＥ的输出。２．１．２主流ＦＰＧＡ产品及开发工具经过十几年的发展，许多公司都开发出了多种可编程逻辑器件。目前市面上较常见 的ＦＰＧＡ为Ａｌｔｅｒａ和Ｘｉｌｉｎｘ公司的产品系列。通常来说，在欧洲用Ｘｉｌｉｎｘ的人多，在日 本和亚太地区则用Ａｌｔｅｒａ的多，在美国则平分秋色。 Ａｌｔｅｒａ公司是最大的可编程逻辑器件供应商之一。Ａｌｔｅｒａ的主流ＦＰＧＡ分为两大类， 一种侧重低成本应用，容量中等，性能可以满足一般的逻辑设计要求，如Ｃｙｃｌｏｎｅ，Ｃｙｃｌｏｎｅ １Ｉ：还有一种侧重于高性能应用，容量大，性能能满足各类高端应用，如Ｓｔｒａｔｉｘ，Ｓｔｒａｔｉｘ ＩＩ等。Ａｌｔｅｒａ公司相应的集成开发软件为Ｍａｘ．Ｐｌｕｓ ＩＩ和Ｑｕａｒｔｕｓ ＩＩ。Ｍａｘ．Ｐｌｕｓ被认为曾 经是最优秀的ＰＬＤ开发平台，适合开发早期的中小规模的ＰＬＤ／ＦＰＧＡ，目前已经由一６一大连理工大学硕士学位论文ＱｕａｒｔｕｓＩＩ替代，提供从设计输入、设计编译、功能仿真、设计处理、时序仿真到器件编程的全部功能。Ｑｎａｒｔｕｓ ＩＩ适合新器件和大规模的ＦＰＧＡ器件开发，在高密度ＦＰＧＡ设 计中能够实现最佳性能。２００７年己推出７．１最新版本。ｄｄ赡’ ｄａｔａ２ｄａ；稿ａａｌａ４裟妻ｌ黧‘’聊棚Ｃ＿《―－Ｏ“ 图２．２逻辑单元（ＬＥ）内部结构Ｆｉｇ．２．２ Ｉｎｔｅｒｎａｌｓｔｒｕｃｔｕｒｅｏｆ ＬＥＸｉｌｉｎｘ为ＦＰＧＡ的发明者，是最大的可编程逻辑器件供应商之一。与Ａｌｔｅｒａ相似，Ｘｉｌｉｎｘ的主流ＦＰＧＡ也分为两大类，一种侧重低成本应用，容量中等，性能可以满足一般的逻辑设计要求，如Ｓｐａｒｔａｎ系列：还有一种侧重于高性能应用，容量大，性能能满足各类高端应用，如Ｖｉｒｔｅｘ系列瞄】。Ｘｉｌｉｎｘ公司相应的集成开发软件为Ｆｏｕｎｄａｔｉｏｎ和ＩＳＥ。ＩＳＥ提供业界最完整的可编程逻辑设计解决方案，２００７年已推出最新版本ＩＳＥ ９．１。２００６年５月和１０月，Ｘｉｌｉｎｘ公司相继推出６５ｎｍＦＰＧＡＶｉｒｔｅｘ－５ＬＸ和Ｖｉｒｔｅｘ－５ＬＸＴ，并于２００ｒ７年５月实现量产。与９０ｎｍ ＦＰＧＡ相比，Ｖｉｒｔｅｘ－５速度平均提高３０％，容量增 加６５％，同时动态功耗降低３５％，静态功耗保持同样低，使用面积减小４５％。Ｖｉｒｔｅｘ．５ＬＸＴ和ＳＸＴ平台提供了内建的ＰＣＩＥｘｐｒｅｓｓ端点和千兆以太网模块，并具有在成本和易用性 方面的领先的高速串行Ｉ／Ｏ设计方案支持。同时，ＳＸＴ平台还提供了较高的ＤＳＰ性能，以及强大的Ｖｉｒｔｅｘ－５串行加解决方案。２００７年Ａｌｔｅｒａ发布了ＳｔｒａｔｉｘＩＩＩ系列ＦＰＧＡ，该系列具有高密度、高性能与最低的功 耗，采用了ＴＳＭＣ的６５ｎｍ工艺技术，其突破性创新包括硬件体系结构提升和Ｑｕａｒｔｕｓ ＩＩ软件改进，与前一代ＳｔｒａｔｉｘＩＩ相比，这些新特性使功耗降低了５０％，性能提高了２５％，基于ＦＦＧＡ的ＰＩＤ控制器研究与实现密度是其两倍。与业界其它ＦＰＧＡ相比，ＳｔｒａｔｉｘＩＩｌ系列具有更大的存储器逻辑比，以及更好的ＤＳＰ性能。２．１．３ＦＰＧＡ与ｃＰＬＤ及ＡＳＩＣ的比较ＣＰＬＤ主要是由可编程逻辑宏单元（ＬＭＣ，ＬｏｇｉｃＭａｃｒｏ Ｃｅｌｌ）围绕中心的可编程互连 矩阵单元组成，其中ＬＭＣ逻辑结构较复杂，并具有复杂的ＦＯ单元互连结构，可由用 户根据需要生成特定的电路结构，完成一定的功能。由于ＣＰＬＤ内部采用固定长度的金 属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连 结构时序不完全预测的缺点。到９０年代，ＣＰＬＤ发展更为迅速，不仅具有电擦除特性， 而且出现了边缘扫描及在线可编程等高级特性。较常用的有Ｘｉｌｉｎｘ公司的ＥＰＬＤ和Ａｌｔｅｒａ公司的ＣＰＬＤ。ＦＰＧＡ与ＣＰＬＤ都是可编程逻辑器件，是在队Ｌ、ＧＡＬ等逻辑器件的基础之上发展起来。同以往的ＰＡＬ、ＧＡＬ相比较，ＦＰＧＡ／ＣＰＬＤ的规模比较大，可以替代几十甚至几千块通用ＩＣ芯片。但由于ＦＰＧＡ与ＣＰＬＤ结构上的差异，具有各自的特麒捌：（１）ＣＰＬＤ更适合完成各种算法和组合逻辑，ＦＰＧＡ更适合于完成时序逻辑。换句 话说，ＦＰＧＡ更适合于触发器丰富的结构，而ＣＰＬＤ更适合于触发器有限而乘积项丰富的结构；（２）ＣＰＬＤ的连续式布线结构决定了它的时序延迟是均匀的和可以预测的，而ＦＰＧＡ 的分段式布线结构决定了其延迟的不可预测性； （３）在编程上ＦＰＧＡ比ＣＰＬＤ具有更大的灵活性。ＣＰＬＤ通过修改具有固定内连电 路的逻辑功能来编程，ＦＰＧＡ主要通过改变内部连线的布线来编程；ＦＰＧＡ可在逻辑门 下编程，而ＣＰＬＤ是在逻辑块下编程； （４）ＦＰＧＡ的集成度比ＣＰＬＤ高，具有更复杂的布线结构和逻辑实现； （５）ＣＰＬＤ比ＦＰＧＡ使用起来更方便。ＣＰＬＤ的编程采用Ｅ２ＰＲＯＭ或Ｆａｓｔ Ｆｌａｓｈ技 术，无需外部存储器芯片，而ＦＰＧＡ的编程信息需存放在外部存储器上，使用方法复杂； （６）ＣＰＬＤ的速度比ＦＰＧＡ快，并且具有较大的时间可预测性。这是由于ＦＰＧＡ是 门级编程，并且ＣＬＢ之间采用分布式互联，而ＣＰＬＤ是逻辑块级编程，并且其逻辑块之间的互联是集总式的；（７）在编程方式上，ＣＰＬＤ主要是基于ＥＥＰＲＯＭ或ＦＬＡＳＨ存储器编程，编程次数 可达１万次，优点是系统断电时编程信息也不丢失。ＣＰＬＤ又可分为在编程器上编程和 在系统编程两类。ＦＰＧＡ大部分是基于ＳＲＡＭ编程，编程信息在系统断电时丢失，每次 上电时，需从器件外部将编程数据重新写入ＳＲＡＭ中。其优点是可以编程任意次，可大连理工大学硕士学位论文在工作中快速编程，从而实现板级和系统级的动态配置；（８）ＣＰＬＤ保密性好，ＦＰＧＡ保密性差：（９）一般情况下，ＣＰＬＤ的功耗要比ＦＰＧＡ大，且集成度越高越明显。而ＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃ ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）为全定制专用集成电路，与ＦＰＧＡ相比各也各自具有自己的优缺点，在此做一个定性比较Ｉ明。表２．２Ｔａｂ．２．２Ｆｌｅａ与＾ｓＩＣ对比Ｃｏｍｐａｒｉｓｏｎ ｂｅｔｗｅｅｎ ＦＰＧＡ ａｎｄ ＡＳＩＣ表２．２的比较是根据一般情况确定的。结论并不是绝对的，例如单片成本应该根据 具体项目进行计算才能得到正确的结论。ＦＰＧＡ最本质的特性是可编程性和设计周期短 的优势，而这正是ＡＳＩＣ的弱点。两者在价格上的比较要考虑多种因素，但趋势也是向 有利于ＦＰＧＡ的方向发展。ＦＰＧＡ厂商提供了很好的设计环境，例如Ａｌｔｃｒａ提供的Ｏｕａｒｔｕｓ ＩＩ软件几乎包括了所有的ＥＤＡ工具。使用ＦＰＧＡ，不用和ＩＣ厂家联系，没有流片费用， 可以很快上市，没有库存问题，并可以现场升级产品。在下属场合一般采用ＡＳＩＣ： （１）门和存储位的数量超过１千万；（２）千兆位连接数量较多；“（３）在最低功耗下，主时钟频率高于３００ＭＩ－Ｌｚ。 对比可见，从成本、开发难易程度、功耗等常见因素考虑，基于纯硬件控制方式实 现控制器（时序和运算均比较多），选择ＦＰＧＡ作为开发元件是一个相对好的方案选择。２．２开发流程ＦＰＧＡ开发流程主要包括电路设计与输入、功能仿真、逻辑综合、前仿真、布局布 线以及时序仿真（又称为后仿真）等主要步骤，每一步骤都有相应的开发工具。ＦＰＧＡ的开发流程如图２．３所示。整体设计采用“自顶向下”的设计方法。“自顶向下”（Ｔｏｐ．ｄｏｗｎ）即从系统级设计 入手，把系统划分为若干个基本单元，然后把每个基本单元划分为下一层次的基本单元， 如此类推，直到可以直接用ＥＤＡ元件库中的基本单元来实现为止。“Ｔｏｐ．ｄｏｗｎ”设计 方法有利于在早期发现产品结构设计中的错误，提高设计的一次成功率，在ＥＤＡ技术中广泛采用。图２．４为自顶向下（Ｔｏｐ．ｄｏｗｎ）的示意副勰ｌ。基于ＦＰＧＡ的ＰＩＤ控制器研究与实现图２．３Ｆｉｇ．２．３ＦＰＯＡ开发流程Ｄｅｖｅｌｏｐｍｅｎｔ ｆｌｏｗｃｈａｒｔ ｏｆ ＦＰＧＡ图２．４Ｆｉｇ．２．４Ｔｏｐ－ｄｏｗｎ设计思想Ｔｏｐ－ｄｏｗｎ ｄｅｓｉｇｎ ｉｄｅａＦＰＧＡ的开发流程包括以下主要步骤及其使用的工具： （１）设计输入。设计输入主要有两种方法：图形输入、硬件描述语言输入。图形输大连理工大学硕士学位论文入一般用于最顶层设计。硬件描述语言又包括ＶＨＤＬ、Ｖｅｆｉｌｏｇ ＨＤＬ以及ＡＨＤＬ（舢ｔｅｒａ 公司）等。Ｖｅｆｉｌｏｇ和ＶＨＤＬ都是用于逻辑设计的硬件描述语言，并且都成为ＩＥＥＥ标准。 它们的共同特点在于：①能形式化地抽象表示电路的行为和结构； ②支持逻辑设计中层次与范围描述； ③可借用高级语言的精巧结构来简化电路行为的描述； ④具有电路仿真与验证机制以保证设计的正确性； ⑤支持电路描述由高层到低层的综合转换； ⑥硬件描述与实现工艺无关（有关工艺参数可通过语言提供的属性包括进去）； ⑦便于文档管理； ⑧易于理解和设计重用。 但是Ｖｅｒｉｌｏｇ和ＶＨＤＬ又各有其特点。由于ＶｅｄｌｏｇＨＤＬ早在１９８３年已推出，至今 已有２０年的应用历史，因而ｖｅｍｏｇ ＨＤＬ拥有更广泛的设计群体，成熟的资源也远比 ＶＨＤＬ丰富。与ＶＨＤＬ相比，Ｖｅｄｌｏｇ ＨＤＬ的最大优点为：它是一种非常容易掌握的硬件描述语言，只要有Ｃ语言的编程基础，通过２０学时的学习，再经过一段时间的实际操作，一般可在２∞个月内掌握这种设计技术。而掌握ＶＨＤＬ设计技术就比较困难。 这是因为ＶＨＤＬ不直观，一般认为至少需要半年以上的专业培训，才能掌握ＶＨＤＬ的 基本设计技术。从目前的应用来看，在美国，高层数字系统设计领域中，应用ＶｃＴｉｌｏｇＨＤＬ和ＶＨＤＬ的比率是８０％和２０％；日本和我国台湾省与美国相同；而在欧洲ＶＨＤＬ发展得比较好。Ｖｅｆｉｌｏｇ ＨＤＬ较为适合系统级、算法级、寄存器传输级ＲＴＬ、逻辑级、门级和电路开关级的设计，而对于千万门级以上的特大型系统级设计，则ＶＨＤＬ更为适合。ＶｅｆｉｌｏｇＨＤＬ语言的描述风格主要有三种：采用数学模型描述的行为描述，大部分只能用于系统仿真，少数的也可以进行逻辑综合；数据流即寄存器传输描述；结构描述 即逻辑元件描述。后两者均可以进行逻辑综合。 （２）功能仿真。功能仿真将文件调入ＨＤＬ仿真软件进行功能仿真，检查逻辑功能 是否正确。常用的仿真软件有集成开发环境自带的波形仿真软件或者使用第三方的专用 仿真软件如Ｍｏｄｃｌｓｉｍ等。Ｍｏｄｅｌｓｉｍ是Ｍｏｄｅｌ ＴｅｃｌｌＩｌｏｌｏｇｙ（Ｍｅｎｔｏｒ Ｇｒａｐｈｉｃｓ的子公司）的 ＨＤＬ硬件描述语言仿真软件，可以实现ＶＨＤＬ、Ｖｅｄｌｏｇ以及ｖＨＤＬｖｅ“ｌｏｇ混合设计 的仿真，是仿真业界应用最广泛的产品。并且Ｍｏｄｅｌｓｉｍ具有强大的交互ＤＥＢＵＧ功能、 衰减测试支持和高内存利用效率功能，为仿真设计提供了广阔的范围。除此之外， Ｍｏｄｅｌｓｉｍ还能够与Ｃ语言一起对ＨＤＬ文件实现协同仿真。同时，相对于大多数ＨＤＬ 仿真软件来说，Ｍｏｄｅｌｓｉｍ在仿真速度及稳定性上有明显优势。这些特点使Ｍｏｄｅｌｓｉｍ越基于ＦＰＧＡ的ＰＩＤ控制器研究与实现来越为ＥＤＡ设计者、尤其是ＦＰＧＡ设计者的青睐。 （３）逻辑综合。逻辑综合将源文件调入逻辑综合软件进行综合，即把语言综合成最 简的布尔表达式和信号的连接关系，是ＦＰＧＡ设计流程中的重要环节，综合结果的优劣 直接影响布局布线结果的最终效能。好的综合器能够使设计占用芯片的物理面积小，工 作频率高，这也是评定综合器优劣的两个重要指标。逻辑综合软件会生成．ｅｄｆ的ＥＤＡ 工业标准文件。Ｓｙｎｐｌｉｆｙ Ｐｒｏ综合工具是目前倍受推崇的ＦＰＧＡ综合工具之一。Ｓｙｎｐｌｉｆｙ Ｐｒｏ采用了很多独特的整体性优化策略和方法，使设计综合无论在物理面积还是工作频 率上都达到理想的效果。综合过程包括两个内容：一是对ＨＤＬ源代码进行编译和逻辑 层次上的优化，二是对编译结果进行逻辑映射结构层次上的优化，最后生成逻辑网表。 （４）布局布线。布局布线将．ｅｄｆ文件调入ＰＬＤ厂家提供的软件中进行布线，即把设 计好的逻辑安放到ＦＰＧＡ内。布局布线必须使用各厂家的专用工具。实现过程主要是布 局布线ＰＡＲ（ＰｌａｃｅＡｎｄＲｏｕｔｅ），布局（Ｐｌａｃｅ）是指将逻辑网表中的硬件原语或低层单元合理地适配到ＦＰＧＡ内部的固有硬件结构上，布局的优劣对设计的最终实现结果（速度和 面积）影响很大。布线（Ｒｏｕｔｅ）是指根据布局布线的拓扑结构，利用ＦＰＧＡ内部的各种连 接资源，合理、正确地连接各个元件的过程。 （５）时序仿真。时序仿真是将布局布线的时延信息反标注到设计网表中所进行的仿 真，也称为布局布线后仿真。一般地，后仿真必须进行，主要的目的在于发现时序违规， 即不满足时序约束条件或者器件固有时序规则（建立时间、保持时间）的情况。功能仿真 中介绍的仿真工具一般都支持布局布线后的仿真功能。为了保证设计的可靠性，在时序 仿真后还要做一些验证，即静态时序分析。大连理工大学硕士学位论文３ＰＩＤ控制器的ＦＰＧＡ实现ＰＩＤ算法及其ＦＰＧＡ实现ＰＩＤ控制器结构清晰，参数可调，适用于各种控制对象，不需要被控系统的精确分３．１析模型，并且算法简单高效，可在现场根据实际调节参数而取得较好的控制效果，因此 在动态控制系统中是采用最广泛的控制器。ＰＩＤ控制器的核心思想是针对控制对象的控 制需求，建立描述对象动态特性的数学模型，通过ＰＩＤ参数整定实现在比例、微分、积 分三个方面参数调整的控制策略来达到最佳系统响应和控制效果。完整的ＰＩＤ控制表达式如下例：㈣叱㈤＋舟（ｆ渺＋乃挚为偏差。（３．１）其中，岛为比例增益，瓦为积分时间常数，乃为微分时间常数，ｕ（Ｏ为控制量，ｅ（Ｏ在数字控制系统中，ＰＩＤ控制规律的实现必须用数值逼近的方法。当采样周期相当 短时，用求和代替积分、用后向差分代替微分，使模拟ＰＩＤ离散化变为差分方程。户ｐ弦一善强（ｆ）出ｒ（３?２）―ａｅ―（ｔ）。―ｅ（七）－ｅ―（ｋ－１）矗。３）其中，ｒ为采样周期，ｋ为采样序号。由式（３．１）、（３．２）及（３．３）可得ＰＩＤ位置型控制算式为：Ｈ（＆）一女，【ｅ（％）＋暑羹ｅ（ｆ）＋Ｌ！垡半】Ⅳ＠）－ｋｐｅ（ｋ）＋毛荟㈣＋ｋｄ【ｅ＠）一Ｐ（七一１）】 “（七一１）＝ｋｐｅ（ｋ一１）＋七ｊ荟８（七）＋七一【Ｐ（‘一１）一Ｐ（七一２）】（３．４）即：（３?５）式（３．５）为ＰＩＤ位置型控制算法，其中七ｆ＝岛刀乃为积分系数，幻＝岛ＴｊＴ为微分系 数。由上式可以看出，位置型控制算法不方便，这是因为累加偏差Ｐ例，要占用较多的存储单元。根据上式可以得出下式： （３?６’将上式相减法，可得其增量型控制算式如式（３．７）：基于ＦＷ，Ａ的ＰＩＤ控制器研究与实现“似）ａｕ（ｋ一１）＋ｋｐｋ＠）－ｅ（ｋ－１）】＋ｋｌｅ（ｋ）＋ｋｄｋ＠）一瑟仲一１）＋Ｐ＠一２）】整理后：（３．７）“（七）一ｕ（ｋ一１）＋ｋｏｅ（ｋ）＋ｋｌｅ（ｋ一１）＋ｋ２ｅ（ｋ一２）（３．８）其中：ｋｏ＝ｂ＋岛＋幻，ｋｌ＝嘞－２幻，七２＝幻。对式（３．７）和（３．８）既可以用并行结构来实现，也可以用串行结构来实现。对于并行实现，每一步都有自己独立的算予，或乘法 器或加法器；对于串行实现，主要由顺序逻辑来实现，只有一个乘法器和加法器；或者 考虑面积与速度的折中，采用串并混合实现。还可以应用Ｄ．Ａ（Ｄｉｓｔｒｉｂｕｔｅｄ Ａｒｉｔｈｍｅｔｉｃ） 实现方法，达到充分利用ＬＵＴ资源［３０，３¨。 （１）串行实现法。串行实现的基本思想是基于ＡＬＡＰ（ＡｓＬａｓｔ ＡｓＰｏｓｓｉｂｌｅ）的结构，以速度换取资源，只需要两个逻辑算子：一个乘法器和一个加法器，通过设计有限状态 机（ＦｓＭ）在不同阶段采用该乘法器和加法器进行不同的逻辑计算。这种方法需要的资源 最少但速度也最慢，其实现的原理如图３．１所示【３２Ｊ。图３．１串行实现结构Ｆｉｇ．３．１ Ｓｅｒｉａｌ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｓｔｒｕｃｔｕｒｅ（２）并行实现法【３”５Ｉ．并行实现法是基于ＡＳＡＰ（ＡｓＳｏｏｎＡｓ Ｐｏｓｓｉｂｌｅ）的结构。这种大连理工大学硕士学位论文实现方法的基本思想是以面积换取速度，其特点是拥有较快的运算速度，但所需要的资 源比较多。基本方法是按照式（３，７）或（３．８）分成四部分来实现，其中每一项运算都有其 自己独立的算子，或是乘法器，或是加法器。如图３．２所示为并行结构实现方法示意图。图３．２并行实现结构Ｆｉｇ．３．２Ｐａｒａｌｌｅｌ ｓｔｒｕｃｔｕｒｅ（３）混合实现法【３２１。混合实现法折中考虑面积与速度，综合了串行实现法与并行实 现法的结构特征。其实现方法如图３．３所示。状态机控制两个加法器和一个乘法器按逻 辑顺序进行运算，累积运算结果后输出。图３．３混合实现结构Ｆｉｇ．３．３Ｍｉｘｅｄｓｔｒｕｃｔｕｒｅ基于Ｆｌｅａ的ＰＩＤ控制器研究与实现（４）Ｄ―Ａ（Ｄｉｓｔｒｉｂｕｔｅｄ Ａｒｉｔｈｍｅｔｉｃ）法。采用Ｄ．Ａ法实现ＰＩＤ控制器由于充分利用了ＦＰＧＡ查找表的资源，用查找表代替了乘法器，降低了资源占用率与系统功耗，但结构相对比较复杂。如图３．４所示为Ｄ－Ａ法结构图。图３．４Ｆｉｇ．３．４Ｄ＿Ａ法结构ＯＩＩＳｔｒｕｃｔｕｒｅ ｂａｓｅｄＤ－Ａ在ＦＰＧＡ设计中，在利用如图３．２所示的并行结构实现方法基础上，发挥并行结构 延时小、计算速度快的特点。进一步将式（３．８）分解，得： ｆ，ｅ（ｋ）一ｒ（ｔ）＋卜ｙ（七）】Ｉ Ｐｏ一七ｏ’ｅ＠） Ｉ Ｐｌ―ｋｌ＋ｅ仲一１） ＜Ｐ２，ｋ２‘ｅ（ｋ一２）（３．９）ＩＩｓ。一ｐ。＋ｐ： ｓ２一ｐ２４－Ｕ＠－１）Ｌ“（七）耳曩１＋ｓ２ ｒ表示设定值，Ｙ表示实际值，肋、肌、Ｐ２、却、幻为暂存变量。 由于并行结构存在设计的复杂性，所以需要在设计结构上进行改进。改进思路是采 用增量式算法，并将ＰＩＤ微分方程分解成基本的算术运算式，以便进一步将运算器和数 据类型做归一化处理，达到减少运算部件的耳的。并行结构的改进方法如下： （１）用被减数二迸制补码的加法代替减法，即Ａ．Ｂ＝Ａ＋（Ｂ＃）。ＦＰＧＡ不支持浮 点数的运算，因此浮点数需要转换成定点数。有符号数和无符号数不可以直接运算。将 负数用补码表示，且对系数进行扩展，即将系数增加一个符号位，１代表负数，０代表大连理工大学硕士学位论文正数。以此重复利用加法器ＩＰ，从而降低设计难度。 （２）扩展加法运算位数，当两个相同符号的数相加时，由于可能出现运算结果的位数产生溢出，导致计算结果出错，为此将数据结果扩展一位或多位，可以防止数据出错。 （３）将系数进行归一化处理，ＦＰＧＡ只能进行整数运算，为了提高计算精度，需要 对实数进行整数转换，即将系数扩大Ｎ倍，使小数转化为整数，使输出结果再缩小Ｎ 倍。一般情况下，选择按２４进行倍数转换，结果再缩小２ｎ倍，对ＦＰＧＡ来说只需要舍 弃最低１１位的数据即可作为输出信号。 寄存器ＲＥＧ用于锁存偏差信号或输出信号的初始值和中间值，限幅逻辑用于保证 控制逻辑输出的信号在物理设备承受范围之内Ｉ蚓。三路信号并行计算，三层结构之后有输出，延时比较短，可以提高运算的速率。改进后的并行结构框图如图３．５所示。由图可以看出，改进后的并行结构需要四个 加法器、三个乘法器，与改进前相比少用了三个减法器，相应的也减少了连线数。更重要的是，重复利用所设计的妒核，降低了设计的难度。图３．５改进后的并行实现结构Ｆｉｇ．３．５ Ｐａｒａｌｌｅｌｓｔｒｕｃｔｕｒｅ在此基础上，用Ｖｅｆｉｌｏｇ ＨＤＬ语言编写用以实现公式（３．９）的ＰＩＤ算法的代码，代码 通过调用加法器、乘法器两种模块实现相应的运算。例如，在下面第一个语句中，ａｄｄｅｒ 是已定义的全加法器予模块名，ａ１表示在本模块中有一个名为ａ１的ａｄｄｅｒ模块，其四 个端口分别为．ｃｉｎＯ，．ｄａｔａａＯ，．ｄａｔａｂ（），．ｒｅｓｕｌｔ０，“．”表示端口，后面紧跟端口名称必 须与ａｄｄｅｒ模块定义的一致，小括号内的信号名为与该端口连接的信号线名，可以用别 名，但必须在本模块中定义，以正确调用算法模块。乘法模块ｍｕｌｔｉ的调用原理与加法 一样。ＰＩＤ模块采用ＦＰＧＡ的Ｖｅｄｌｏｇ－ＨＤＬ语言对硬件输入编程方法，利用Ｏｕａｒｔｕｓ １１ 自带的ＩＰ核，进行图形输入映像连接的设计，实现ＰＩＤ模块中式（３．９）的代码段：基于ＦＰＧＡ的ＰＩＤ控制器研究与实现ａｄｄｅｒ ｍｕｌｔｉａｌ（．ｃｉｎ（１ｑ）１），．ｄａｔａａ（ｒｋ），．ｄａｔａｂ（一ｙｋ），．ｒｅｓｕｌｔ（ｅｋ））； ｍｌ（．ｄａｔａａ（ｋＯ），．ｄａｔａｂ（ｅｋ），．ｒｅｓｕｌｔ（ｐＯ））；／／ｒ内－ｙ例 ／／／Ｃｏ＋ｅⅢ／／ＫＩ＋ｅ（ｋ－１） ／／Ｋｚ‘ｅ（ｋ－２）／／ｐＯ＋ｐＺｍｕｌｔｉｍ２（．ｄａｔａａ（ｋ１），．ｄａｔａｂ（ｅｋ＿１），．ｒｅｓｕｌｔ（ｐ１））；ｍｕｌｔｉｍ３（．ｄａｔａａ（ｋ２），．ｄａｔａｂ（ｅｌｏ），．ｒｅｓｕｌｔ（ｐ２））；ａｄｄｅｒ ａ２（．ｃｉｎ（１ｑ）Ｏ），．ｄａｔａａ（ｐＯ），．ｄａｔａｂ（ｐ１），．ｒｅｓｕｌｔ（ｓ１）： ａｄｄｅｒ ａ３（．ｃｉｎ（１＂ｏｏ），．ｄａｔａａ（ｐ２），．ｄａｔａｂ（ｕｋ．＿１），．ｒｅｓｕｌｔ（ｓ２））；／／ｐ２＋ｕ似Ｄ／／ｓｌ＋ｓ２ａｄｄｅｒａ４（．ｃｉｎ（１＇ｂＯ），．ｄａｔａａ（ｓ１），．ｄａｔａｂ（ｓ２）。．ｒｅｓｕｌｔ（ｕｋ））；乘法器可以使用Ａｌｔｅｒａ公司提供的经过严密测试和优化处理的宏功能模块（Ｑｌｌａｌ＇ｔＵＳ 自带的丰富模块口）ＬＰＭ＿ＭＵＬＴ实现。ＬＰＭ＿ＭＵＬＴ是一个可定制位宽的乘法器，还可 以定制运算结果输出时等待同步脉冲的个数，即为ＬＰＭ＿ＭＵＬＴ的流水线输出功能，可 以提高乘法运算的速度吲。 编写测试台文件主要目的是验证设计正确性，保证测试覆盖率。为了对已设计的模 块进行检验，往往需要产生一系列信号，输入到所设计的模块中，检查模块的输出是否 符合设计要求，该测试模块又称做测试文件。在前文提到行为描述因为不可综合，仅用 于产生仿真信号。在ＱｕａｒｔｕｓＩＩ集成开发环境下，仿真可以采用波形文件输入。ｍｏｄｕｌｅ ｐｉｄｔｅｓｔｂｅｎｃｈ；ｒｅｇ ｅｌｋ；／／时钟信号 ／／设定值／／定时信号ｒｅｇ【８：０】ｒｅａｌｖａｌｕｅ；∥模拟测量值 ｒｅｇ【８：ｏ】ｓｅｔｖａｌｕｅ； ｒｅｇ【３１：０】ｃｏｕｎｔ２ｓ；ｒｅｇ ｃｌｋ２ｓ：ｉｎｉｔｉａｌ∥把寄存器变量初始化为一确定值ｂｅｇｉｎ ｃｌｋ：Ｏ：ｃｏｕｎｔ２ｓ＝３２’ｄ０：ｒｅａｌｖａｌｕｅ＝２０； ｓｅｔｖａｌｕｅ＝１００： ｅｎｄ ａｌｗａｙｓ学１ ｅｌｋ＝一ｃｌｋ；／／产生一个周期为２个单位的时钟信号ｐｉｄｐｌ（．ｕｏｕｔ（ｕｏｕｔ），．ｃｌｋ２ｓ（ｃｌｋ２ｓ），．ｓｅｔｖａｌｕｅ（ｓｅｔｖａｌｕｅ），／／ＰＩＤ模块实例引用 ．ｒｅａｌｖａｌｕｅ（ｒｅａｌｖａｌｕｅ），．ｅｋ（ｅｋ）。．ｅｋ＿ｌ（ｅｋ＿１），．ｅｋ＿２（ｅｋ＿２））；ｅｎｄｍｏｄｕｌｅ大连理工大学硕士学位论文在Ｍｏｄｅｌｓｉｍ下仿真运行结果如图３．６和图３．７所示。附 ¨ 附 附 啦 时◇０１∞５７ ４３ ４５ ４７１１加１２０ １８０ 【０ 叮 １８０ ＩＳｆｌ １２１ ｉ７５ １７９ １７９ ｉ２２ １７Ｂ １７８ ：１∞ 图３．６Ｆｉｇ．３．６ＰＩＤ模块ｇｏｄｅｌｓｉｍ仿真（起始）Ｓｔａｒｔ ｓｉｍｕｌａｔｉｏｎ ｒｅｓｕｌｔ ｏｆ ＰＩＤ ｍｏｄｕｌｅ图３．６为ＰＩＤ模块仿真运算的起始段，其中ｃｌｋ２ｓ为定时采样信号，ｕｏｕｔ为ＰＩＤ计 算结果。ｓｅｔｖａｌｕｃ与ｒｅａｌｖａｌｕｅ为假设的设定值和测量值输入信号，ｅｋ代表式（３．９）中的ｅ（ｋ），为误差值，ｅｋ ｌ和ｅｋ＿２分别代表ｅ（ｋ－１）和ｅ（ｋ－２）。由仿真结果可以看出，在延时三个采样周期之后开始有正确输出。时钟频率可达２０Ｍ Ｈｚ。ｕｏｕｔ输出０表示没有输 出，输出１００表示输出最大值，幅值可以根据实际物理意义在程序中更改。◇倒如甜Ｈ曲ｆｃｋ２搴１０“母―净，ｐｄ∞妇｝ｒ盹，ｏｅ№。Ｉ日卜渗／俐ｅｋ＿ｌ１∞母―审，ｐ瞳∞Ｉｂ∞ｃＭｅ■ｖａ．．１ ２０３ ｖ－Ｏ／ｐｉｄｔｅ如ｎｃｈ／ｅｋ ｝－１０３ Ｈ们卧◇械崎ｔ瞻＇ｃｈ眦２时，ｐｉｃ瞻ＩＩｂ鳓ｃｈ＾Ｊ叫１．舶ｌｏ图３．７Ｆｉｇ．３．７ＰＩＤ模块Ｍｏｄｅｌｓｉｍ仿真（中问）ｒｅｓｕｌｔ ｏｆ ＰＩＤ ｍｏｄｕｌｅＭｉｄｄｌｅ ｓｉｍｕｌａｔｉｏｎ图３．７为ＰＩＤ模块仿真运算的中间段，输出由于延时在经历了前期的非满幅输出之 后，达到最大输出幅值，作用于控制控制对象，使得测量值加快速度接近设定值。仿真 结果符合ＰＩＤ运算的控制规律。３．２模糊ＰＩＤ算法及其ＦＰｆｉＡ实现对于时滞、时变和非线性的特征比较明显的控制系统，传统ＰＩＤ控制方法控制参数 不易在线调节，模糊控制较好的适应这些特征。模糊控制以模糊规则为基础，用隶属函 数和模糊运算实现模糊推理过程，以其强大的知识表达能力和处理能力在一些复杂系统 中显示出了很强的优越性。模糊控制理论可以通过模拟人思维过程中的不确定性和不精 确性，以人的经验为判断依据，从而对那些不建立精确数学模型的场合进行有效的控制。基于ＦＰＧＡ的ＰＩＤ控制器研究与实现模糊控制的长处最重要有两点：第一是可以用模糊性的自然语言表现知识；第二是可以 用ＭＡＸ（最大化），ＭＩＮ（最小化）这类简单运算实现知识的模糊推理１３８１。模糊控制也有 一些问题需要解决，其中之一就是如何消除模糊控制器的余差。由于模糊控制器只相当 于比例和微分的功能，在本质上不能消除余差。解决方案包括引入积分环节、采用论域 缩小逼近法、优化模糊控制规则和隶属度等方法。 传统的ＰＩＤ控制具有简单、稳定性好、可靠性高等优点，但动态性能差。结合模糊 和ＰＩＤ可以达到消除模糊控制余差和解决单纯ＰＩＤ控制动态性差的问题。现在实现模糊 ＰＩＤ控制跟ＰＩＤ的实现方法一样，基于硬件的实现也取得了长足的发展。例如，采用软 硬件协同设计的方法在ＦＰＧＡ上实现了模糊ＰＩＤ控制器，采用ＦＰＧＡ与ＶＨＤＬ实现了 模糊自整定ＰＩＤ控制器，将ＦＰＧＣ（ＦｕｚｚｙＰＩＤ ＧａｉｎＣｏｎｄｉｔｉｏｎｅｒ）算法基于ＦＰＧＡ实现［３９－４”。总体来看，国外的研究要比国内起步早，并且发展成熟。 从结构上看，模糊和ＰＩＤ结合设计控制器的方法主要有三种【４２】，如图３．８所示。第 一种，Ｐ１Ｄ与模糊的双模控制器，有模糊和ＰＩＤ两种控制模态；第二种，补偿式模糊ＰＩＤ 控制器，两个控制器在整个控制过程中所起作用由权重因子Ｒ１和Ｒ２来调节；第三种， 模糊自整定ＰＩＤ控制器，通过模糊算法对Ｐ１Ｄ三个参数进行调整。模糊自整定ＰＩＤ控 制器在改善被控过程的动态性能、稳态性能与提高抗干扰能力方面优于常规ＰＩＤ控制， 且控制器设计简单，易于实现，所以本文选择此种控制器结构形式。筐疆嚣氍注１）ＰＩＤ与模糊双模控制器注２）补偿式模糊ＰＩＤ控制器注３）模糊自整定ＰＩＤ控制器Ｆｉｇ．３．８胝ｋｉｎｄｓ图３．８模糊与ＰＩＤ结合的３种形式ｏｆｃｏｍｂｉｎａｔｉｏｎ ｗｉｔｈ ｆｔｌｚｚｙ ａｎｄ ＰＩＤ设计思想是先找出Ｐ１Ｄ的三个参数Ｋ、Ｋ、Ｉ（ｄ与系统误差ｅ和误差变化率ｅｃ的大 小和方向，再根据模糊控制原理，按照现场操作人员的经验得到模糊控制规则调节岛， Ｋ，磁，以改善被控对象的动、静态性能［４３１。表３．１为ＡＫｐ模糊规则表，表３．２为△ｌ（ｉ 模糊规则表，表３．３为△岛模糊规则表。 模糊子集｛ＮＢ，ＮＭ，ＮＳ，ＺＯ，ＰＳ，ＰＭ，ＰＢ）分别代表负大，负中，负小，零， 正小，正中，正大。ＮＢ选用ｚ形隶属度函数，ＰＢ选用ｓ形隶属度函数，其余选用三角 隶属度函数。隶属度的图形如图３．９所示。大连理工大学硕士学位论文表３．１Ｔａｂ．３．１ＡＫ，模糊规则表Ｆｕｚｚｙ ｒｕｌｅ ｆｏｒ ＡＫ．表３．２△Ｋ。模糊规则表Ｔａｂ．３．２ Ｆｕｚｚｙ ｒｕｌｅ ｆｏｒ△Ｋ设计中，假设基本论域为【一２５５，２５５１。整数论域元素范围为【一３，３】ａ于是分成【－２５５， ．１２８］，【一１２８，?６４１，［－６４，一８１，［－８，８】，１８，６４１，［６４，１２８］，１１２８，２５５】共七段。如果 输入精确值为５５，则ｅ＝１，如果ｃ＝．２９，则ｅ＝．１。考虑到在ＰＩＤ控制模块设计中ＰＩＤ 参数已放大，故模糊△砩的论域设计为【?１５，１５１，△Ｋ的论域设计为【?３，３１，ａＫｄ的论基于ＦＰＧＡ的ＰＩＤ控制器研究与实现域设计为【－１５，１５】。模糊推理采用Ｍａｍｄａｎｉ推理法，在Ｍａｔｌａｂ罩调用模糊工具箱，经 过推理可即得到输出表。图３．９隶属度函数Ｆｉｇ．３．９Ｄｅｇｒｅｅ ｏｆ ｍｅｍｂｅｒｓｈｉｐ推理结果通过查找表输出，查表法结构简单，实施方便，在线运行速度快１４４１。ｅ 与ｃｃ合成６位编码。０１１代表３，０１０代表２，００１代表１，０００代表０，１０１代表．１， １１０代表一２，１１１代表一３。△珞、△Ｋ和ＡＫｄ采用８位有符号码，便于与Ｋ、ｌ（ｉ、Ｉ（ｄ相加。Ｖｅｒｉｌｏｇ ＨＤＬ语言实现模糊推理模块代码段如下：ｍｏｄｕｌｅｆｕｚｚｐｉｄ（ｅ，ｅｃ，ｄｅｔＰ，ｄｅｔＩ，ｄｅｔＤ）：ｉｎｐｕｔ【９：ｏ】ｅ，ｅｃ； ｏｕｔｐｕｔ【７：ｏ】ｄｅｔＰ，ｄｅｔｌ，ｄｅｔＤ：ａｌｗａｙｓ＠（ｅｃ）ｂｅｇｉｎ∥对ｃｃ进行编码得蛰Ｊ ｅｃｔｅｍｐ，同理可得至ｆＪ ｅｔｅｍｐ ／／ｅｃ大于０ｃａｓｅ（ｅｃ［９］）Ｏ：ｂｅｇｉｎ ｉｆ（ｅｃ＞＝１０’ｄ６）ｅｃｔｅｍｐ＜＝３ｔｂ０１１；１：ｂｅｇｉｎ／／ｅｃ小于０ｅｃｔｅｍｐｍ＝―ｅｃ＋１＂０１：ｉｆ（ｅｃｔｅｍｐｍ＞＝１０＇ｄ６）ｅｃｔｅｍｐ《＝３＂０１１１；／／其余编码ｅｎｄｃａｓｅ大连理工大学硕士学位论文ｅｎｄａｌｗａｙｓ＠（ｅｔｅｍｐｂｅｇｉｎｏｒｅｃｔｅｍｐ）／／查表求ｄｅｔＰ，ｄｅｔＩ，ｄｅｔＤｔｅｍｐ《＝｛ｅｔｅｍｐ，ｅｃｔｅｍｐ｝：∥组成６位编码ｃａｓｅ（ｔｅｍｐ）６ｔｂｏｌｌ ０１１：ｂｅｇｉｎｔｕｎｅＰ＝?８＇ｄ３；ｔｕｎｅＩ＝８＇ｄ３：ｔｕｎｅｄ＝８＇ｄ３；／／其余查询表ｅｎｄ ｅｎｄｍｏｄｕｌｅ在ＱｕａｒｔｕｓＩＩ下模糊推理模块的仿真时序如图３．１０所示。田‘ 田?。 田ｔｑａｄ＇ 田ｔ∞ｔＩ 口ｔⅧａｄ）ｃｌｋ ｒｅ●●ｔ图３．１０模糊推理仿真结果Ｆｉｇ．３．１０ Ｓｉｍｕｌａｔｉｏｎ ｒｅｓｕｌｔ ｏｆｆｕｚｚｙ ｉｎｆｃＲｎ∞ｅ和ｅｃ分别代表偏差和偏差的变化，其数值为二进制编码。ｔｕｎｅＰ、ｔｕｎｅＩ以及ｔｕｎｅＤ 为△ｌ（ｐ、ＡＫｒ Ｏｎ ＡＫｄ的调整输出，与原酶、Ｋ、＆相加后形成新的调整参数。基于ＦＩ）（；Ａ的ＰＩＤ控制器研究与实现４ＰＩＤ控制系统组成为验证设计的正确性与合理性，构建一单闭环炉温控制系统，如图４．１所示。虚线 框内部分全部在一片ＦＰＧＡ上实现。图４．１基于ＦＰＧＡ的炉温控制实验系统Ｆｉｇ．４．１ Ｔｅｍｐｅｒａｔｕｒｅ ｃｏｎｔｒｏｌ ｅｘｐｅｒｉｍｅｎｔａｌ ｓｙｓｔｅｍ ｂａｓｅｄ０１１ＦＰＧＡＦＰＧＡ内部模块的项层原理图见附录Ａ，在ＱｕａｒｔｕｓＩＩ下采用图形输入方式。主模块 ＰＩＤ控制器用于实现ＰＩＤ算法，Ｃｌｏｃｋ生成器用于将系统时钟分频及产生定时采样信号， 用户接口为ＬＥＤ显示及接受用户键盘输入，如设定温度与实际温度的切换显示等，ＰＷＭ 模块用于脉宽调制，以控制固态继电器的通断来达到控制加热功率的目的。ＡＤＣ模块 用于Ａ／Ｄ数据采样控制及标度交换。下面分别介绍各部分硬件设计及ＦＰＧＡ实现。４．１ＦＰＧＡ选型ＥＰｌＣ３Ｔ１４４是Ａｌｔｅｒａ公司生产的Ｃｙｃｌｏｎｅ Ｉ代、基于１．５Ｖ（内核），３．３Ｖ（Ｉ／Ｏ），０．１３ｕｒｎ和ＳＲＡＭ的ＦＰＧＡ，容量为２９１０个ＬＥ，拥有１３个Ｍ４Ｋ ＲＡＭＯｇ位＋奇偶校验）块；除此之外，还集成了许多复杂的功能。提供了全功能的锁相环（ＰＬＬ），用于板级的时钟网 络管理和专用ＦＯ口，这些接口用于连接业界标准的外部存储器器件，具有成本低和方 便的特点，具有以下特性【叫： （１）新的可编程架构通过设计实现低成本； （２）嵌入式存储资源支持各种存储器应用和数字信号处理器（ＤＳＰ）； （３＞采用新的串行置器件如ＥＰＣＳＩ的低成本配置方案；（４）支持Ｉ＾丌ｎ，、Ｌ，ｖＣＭＯＳ、ＳＳｌＩ，２以及ＳＳＴＬ－３ ＦＯ标准；（５）支持６６一ＭＩ－Ｉｚ，３２位ＰＣＩ标准； （６）支持低速（３１１ Ｍｂｐｓ）ＬＶＤＳＩ／０：大连理工大学硕士学位论文（７）支持串行总线和网络接口及各种通信协议；（８）使用ＰＬＬ管理片内和片外系统时序； （９）支持外部存储器，包括ＤＤＲ ＳＤＲＡＭ（１３３ＭＨｚ），ＦＣＲＡＭ以及ＳＤＲＳＤＲＡＭ；（１０）支持多种口，包括Ａｌｔｅｒａ公司的ＭｅｇａＣｏｒｅ以及其合伙组织的口，支持最新 推出的ＮｉｏｓＩＩ嵌入式处理器，具有超凡的性能、低成本和最完整的一套软件开发工具【撕】。４．２ＦＰＧＡ配置电路配置，又称为加载或下载，是对ＦＰＧＡ内容进行编程的一个过程。在ＦＰＧＡ内部，有很多可编程的多路器、逻辑、互连线节点和初始化内容等，都需要配置数据来配置。 ＦＰＧＡ是ＳＲＡＭ型的可编程逻辑器件，通过ＪＴＡＧ可直接把代码固化到片子里面，但代 码是放在ＲＡＭ里的，断电后即消失，所以需要非易失性存储器存放代码，每次上电后 自动把代码从配置芯片读到ＦＰＧＡ，然后再运行。表４．１为ＥＰｌＣ３Ｔ１４４可能的配置方式。表４．１Ｔａｂ．４．１ Ｃｙｃｌｏｎｅ Ｉ ＦＰＧＡ配置模式表Ｃｏｎｆｉｇｕｒａｔｉｏｎ ｍｏｄｅｓ ｏｆ Ｃｙｃｌｏｎｅ Ｉ ＦＩ＇ＧＡ配置模式 ＡＳ．主动串行低费用的串行配置器件 ＰＳ一被动串行ＪＴＡＧ数据源“增强的或ＥＰＣ２配置器件，ＭａｓｔｅｒＢｌａｓｔｅｒ或ＢｙｔｅＢｌａｓｔｅｒ下载电缆或串行数据 ＭａｓｔｅｒＢｌａｓｔｅｒ或ＢｙｔｅＢｌａｓｔｅｒ下载电缆或采用Ｊａｍ或ＪＢＣ文件的微控制器对ＥＰｌＣ３Ｔ１４４进行配置可通过对芯片的配置方式管脚（ＭＳＬＥｌ、ＭＳＬＥ０）的选择而 决定的。当ＭＳＬＥｌ、ＭＳｕ三。为ｏｏ表示选择ＡＳ模式（２０ＭＨｚ），为０１时选择Ｐｓ模式， 为１０时选择快速ＡＳ（４０ＭＨｚ）。ＪＴＡＧ方式忽视ＭＳＥＬ的配置方式，但一定要保证ＭＳＥＬ 不要被悬空，要么接电源要么接地。在本系统中考虑，考虑到调试方便等因素，采用 ＡＳ方式和ＪＴＡＧ方式。根据所选择的ＦＰＧＡ大小、配置方式和配置数据的大小，选择配置芯片为ＥＰＣＳｌ，成本较低且容易配置。．在主动串行方式下，由ＦＰＧＡ主动输出控制和同步信号（包括配置时钟）给专用的串 行配置芯片（ＥＰＣＳ系列）。串行配置器件收到命令后，把配置数据发送到ＦＰＧＡ中，完成配置过程。ＡＳ模式原理与ＥＰＣＳ接口如图４．２所示。在被动方式下，由系统的其它设备发起并控制配置过程。这些设备可以是Ａｌｔｅｒａ的 配置芯片（ＥＰＣ系列），或者是微处理器、ＣＰＬＤ等。ＦＰＧＡ在配置过程中完全处于被动， 只是输出一些状态信号来响应配置过程。被动串行方式（ＰＳ）是被动方式的一种。在Ｐｓ 配置时，ＦＰＧＡ配置数据从存储器（可以是ＥＰＣ系列配置或其它Ｈａｓｈ器件）中读出。基于ＦＰ（；Ａ的ＰＩＤ控制器研究与实现亨注１）ＡＳ模式接口 图４．２Ｆｉｇ．４．２注２）ＥＰＣＳ接口 ＡＳ模式与ＥＰＣＳ接口ＡＳ ｍｏｄｅ ａｎｄ ｉｎｔｅｒｆａｃｅ ｏｆ ＥＰｃｓＪＴＡＧ方式符合ＩＥＥＥ １１４９．１边界扫描测试的标准接口。从ＪＴＡＧ接口进行配置可 以使用Ａｌｔｅｒａ的下载电缆，通过Ｑｕａｒｔｕｓ ＩＩ工具下载，而且ＪＴＡＧ配置方式比其它任何 一种配置方式的优先级都高。用Ａｌｔｅｒａ的下载电缆配置ＦＰＧＡ的连线如图４．３所示。ＪＴＡＧ 接口由４个必需的信号ＴＤＩ、ＴＤＯ、ＴＭＳ和ＴＣＫ，以及１个可选的信号ＴＲＳＴ构成。 其中：ＴＤＩ用于测试数据的输入；ＴＤＯ用于测试数据的输出；ＴＭＳ是模式控制管脚， 决定ＪＴＡＧ电路内部的ＴＡＰ状态机的跳变；ＴＣＫ是测试时钟，其它信号线都必须与之 同步；ＴＲＳＴ是一个可选信号，如果ＪＴＡＧ电路不用，可以将其连到ＧＮＤ。‘亨图４．３Ｆｉｇ．４．３ＪＴＡＧ模式ＪＴＡＧ ｍｏｄｅ无论ＪＴＡＧ或是Ａｓ配置方式，都可以使用Ａｌｔｅｒａ公司提供的ＢｙｔｅＢｌａｓｔｅｒ ＩＩ下载电缆解决方案制作下载线。大连理工大学硕士学位论文４．３输入电路４．３．１ＳＳＷＲ温度变送模块ＤＤＺ－Ｓ系列ＳＢＷＲ温度变送模块是我国是近几年开发研制成功的工业自动化仪表 模块。与ＤＤＺ－１／Ｉ型温度变送器相比，这种变送器具有高性能、高可靠性、低价格、小 型化的特色，它代表着当今温度变送器的主流和方向，是替代现行ＤＤＺ－ＨＩ型温度变送 器的合适产品１４７】。ＳＢＷＲ２１６６是热电偶变送器，其原理框图如图４．４所示。 温度传感器将被测温度转换成电信号，再将该信号送入变送器的输入电路，该电路 包含调零和冷端补偿等功能，调零后的信号输入到线性化及放大电路进行非线性校正及 信号放大，最后经恒流输出电路输出４－，．２０ｍＡ直流电流，经２５０欧姆精密电阻ＲＬ变换 成１巧ｖ电压信号送入Ａ／Ｄ转换器件。采用电流方式远程传输信号不会受到传输线的压 降、杂散的电感、接触电感和接触电阻以及电压噪声等因素的影响，并且以偏置来区别 零点和无信号，因此具有很强的抗电磁干扰能力。ｉ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．，．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．，．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．。．；图４．４温度变送器原理框图Ｆｉｇ．４．４ＳＢＷＲ２１６６ Ｔｅｍｐｅｒａｔｕｒｅ ｔｒａｎｓｍｉｔｔｅｒ ｆｕｎｃｔｉｏｎａｌ ｂｌｏｃｋ ｄｉａｇｒａｍ４．３．２Ａ／Ｄ控制模块Ａ／Ｄ转换采用ＡＤＣ０８０９。ＡＤＣ０８０９为单极性输入、８位转换精度、逐次逼近式Ａ／Ｄ 转换器，其采样速度为每次转换时间约１００ｕｓ。各引脚功能和工作时序如图４．５所示【档１。 ＡＤＣ０８０９有８个模拟输入通道，由ＡＤＤＡ、ＡＤＤＢ、ＡＤＤＣ（ＡＤＤＣ为最高位）作为 此８路通道选择地址。在转换开始前由地址锁存允许信号ＡＬＥ将此３位地址锁入锁存 器中，以确定转换信号通道；ＥＯＣ为转换结束信号，由低电平转为高电平时指示转换结束，低电平指示正在转换；ＳＴＡＲＴ为转换启动信号，上升沿启动：ＯＥ为数据输出允许，高电平有效；ＣＬＫ为ＡＤＣ转换时钟（５００Ｋ Ｈｚ左右）。Ａ／Ｄ转换控制器监测ＥＯＣ信号的 逻辑，当ＥＯＣ从低电平变为高电平时将ＯＥ置为高电平，然后传送已转换好的数据。 对ＡＤＣ的控制模块采用有限状态机来实现。无论是基于Ｖｅｒｉｌｏｇ ＨＤＬ的其它设计基于ＦＰＧＡ的ＰＩＤ控制器研究与实现方案相比，还是与完成相似功能的ＣＰＵ相比，在许多方面，有限状态机都有其难以超 越的优越性，主要表现在以下几个方面【４９】：｝ＡＤＣ０８０９图４．５Ｆｉｇ．４．５ＡＤＣ０８０９工作时序引脚图Ｃｏｎｖｅｒｓｉｏｎ ｔｉｍｉｎｇ ｏｆ ＡＤＣ０８０９（１）状态机克服了纯硬件数字顺序方式控制不灵活的缺点。状态机的工作方式是根 据控制信号按照预先设定的状态进行顺序运行的，状态机是纯硬件数字系统中的顺序控 制模型，因此在其运行方式上，类似于控制灵活的ＣＰＵ，而在性能上优于ＣＰＵ。 （２）由于状态机的结构相对简单，设计方案相对固定，为ＶｅｒｉｌｏｇＨＤＬ综合器尽可 能发挥其强大的优化功能提供了有利条件。而且，性能良好的综合器都具备许多可控的自动的优化状态机的功能。（３）状态机容易构成性能良好的同步时序逻辑模块，这对于对付大规模逻辑电路设 计中令人深感棘手的竞争冒险无疑是个上佳选择。此外为了消除电路中的毛刺现象，在 状态机设计中有多种设计方案可供选择。（４）与Ｖｅｒｉｌｏｇ ＨＤＬ的其它描述方式相比，状态机的Ｖｅｒｉｌｏｇ ＨＤＬ表述方式多样，程序层次分明，结构清晰，易读易懂；在排错、修改和模块移植方面也有其独到的好处。 （５）在高速运算和控制方面，状态机更有其巨大的优势。状态机可以套用状态机， 从而形成复杂的控制流，而一个单独的状态机（或多个并行运行的状态机）以顺序方式能 完成的运算和控制方面的工作与一个ＣＰＵ的功能相似。因此一个模块的功能便类似于 一个含有并行运行的多ＣＰＵ功能。 根据ＡＤＣ０８０９的工作时序，可将转换过程分为７个状态【５０１：空闲状态ｓ１０、地址锁 存ｓｔｌ、开始转换ｓｔ２、正在转换ｓｔ３、转换结束ｓｔ４、延时一个脉冲ｓｔ５、输出允许ｓｔ６、 延时一个脉冲ｓｔ７。Ｖｅｒｉｌｏｇ ＨＤＬ实现Ａ／Ｄ控制模块的示意性代码如下所示。ｍｏｄｕｌｅａｄ０８０９（ｄａｔａｆｒｏｍａｄ，ｅｌｋ，ｅｏｃ，ａｌｅ，ｓｔａｒｔ，０ｅ，ａｄｄａ）；ｉｎｐｕｔｆ７：ｏ】ｄａｔａｆｒｏｍａｄ：／／睾专换结果数据 ／／时钟信号，转换结束状态信号 ∥地址锁存允许信号ｉｎｐｕｔ ｃｌｋ，ｅｏｃ； ｏｕｔｐｕｔ ａｌｅ：大连理工大学硕士学位论文ｏｕｔｐｕｔ ｓｔａｒｔ： ｏｕｔｐｕｔｏｅｆ“转换蠢萄１信号／，数据输出允许 ，／通道选择地址ｏｕｔｐｕｔ【２：０】ａｄｄａ；ｐａｒａｍｅｔｅｒ ｓｔ０＝３＂００００，ｓｔｌ：３＂０００１，ｓｔ２＝３＂００１０，ｓｔ３＝３＂００１１：／／定义 ｐａｒａｍｅｔｅｒ ｓｔ４＝３＂０１００，ｓｔ５＝３＂０１０１，ｓｔ６＝３＂０１１０，ｓｔ７＝３．ｂ１１１；／／状态／／状态机ｅｎｄｍｏｄｕｌｅ模块化后如图４．６所示，可作为顶层设计时的一个模块。综合后的占用了７８个ＬＥ， 对ＦＰＧＡ的资源占用率低于３％。图４．６Ｆｉｇ．４．６ＡＤＣ０８０９模块ＡＤＣ０８０９ ｍｏｄｕｌｅ采用Ｑｕａｒｔｕｓ ＩＩ自带的仿真工具波形仿真文件输入，得一完整采样周期仿真如图４．７所示，ａｄｄ［０］、ａｄｄ［１］、ａｄｄ［２］分别对应ＡＤＤＡ、ＡＤＤＢ、ＡＤＤＣ。一丽贡了【冗一几广１几ｎ广１广１门几门ｎ广］广］ｎ几厂１几门ｎ几门ｎ几几厂Ｉ．．．．．．一 ＋’广］『竺。渊一Ｆｉｇ．４．７图４．７Ａ１３Ｃ０８０９模块仿真结果Ｓｉｍｕｌａｔｉｏｎ ｒｅｓｕｌｔ ｏｆ ＡＤＣ０８０９ ｍｏｄｕｌｅ当测量温度范围比较宽时要求ＡＤ的位数也高，８位Ａ／Ｄ转换器并不能满足系统的 要求。因此作为系统的扩展，对高温段的温度数据采集ＡＤ采用ＭＡＸｌ９７。ＭＡＸｌ９７是基于ＦＰＧＡ的Ｐｉｎ控制器研究与实现美国ＭＡＸＩＭ公司近年的新产品，是多量程（０―５Ｖ、０－－１０Ｖ、．５－５Ｖ，一１０－１０Ｖ）、８通道、 １２位高精度的Ａ／Ｄ转换器。它采用逐次逼近方式工作，有标准微机接口。三态Ｉ／Ｏ口 用作８位数据线，数据总线的时序与绝大多数通用的微处理器兼容。全部逻辑输入与输 出与＂ＩＴＩ．／ＣＭＯＳ电平兼容。与一般Ａ／Ｄ转换芯片相比，具有极好的性价比，外围电路 简单，可简化电路设计，被广泛应用于工业控制系统、数据采集系统、机器人、自动检 测系统、医疗仪器和远程通讯。ＭＡＸｌ９７具有以下主要性能特点【５１Ｊ： 采用ＭＡＸｌ９７进行数据转换必须先对ＭＡＸｌ９７进行配置。ＭＡＸｌ９７的控制字格式如表４．２所示。表４．２Ｔａｂ．４．２Ｍａｘｌ９７控制字ｃｏｎｔｒｏｌ－ｂｙｔｅ ｆｏｒｍａｔＭａｘｌ９７旦！翌！呈ＰＤｔ２１ＰＤｏ里！ＭＯＤ坠ＲＮＤ里！ＢＩＰ里！Ａ２里！里！竺里Ａ１ＡｏＰＤ。和ＰＤ０两位选择时钟和低功耗模式，００表示正常模式／外部时钟；０１表示正常 模式／＃Ｊ部时钟；１０表示备用低功耗模式，时钟模式无效；１１表示完全低功耗模式，时 钟模式无效。ＭＯＤ位表示内外控制，０表示内部控制采样，１表示外部控制采样；ＲＮＤ 位表示输入电平满量程的范围，０表示幅度为５Ｖ，１表示１０Ｖ；ＢＩＰ位表示输入电平的 极性，０表示单极性，１表示双极性。由于ＥＰｌＣ３Ｔ１４４为３．３Ｖ ＦＰＧＡ，固需要一片３．３￣５ｖ电平转换芯片７４Ｌｖｘ４２４５。Ｔ／Ｒ用于控制数据的流通方向，当为０时，对于ＭＡＸｌ９７，数据线为输入，此时控制字 写入，当为１时，数据线为输出，此时输出转换后的数据。对ＭＡＸｌ９７的设计采用内 部时钟（ＣＬＫ引脚接１００ｐＦ电容，其内部时钟约为１．５６Ｍ Ｈｚ，如果外按时钟，则应接１００Ｋ Ｈｚ～２ＭＨｚ频率时钟）和内部标准４．０９６Ｖ参考源（ＲＥＦ接０．０１ｕＦ电容，也可直接外接精密参考电源）。其原理图如图４．８所示。 ＣＳ为片选信号，低电平有效；ＷＲ为写控制字信号，上升沿锬存控皋４字并开始数 据的转换，经过约１０ｕｓ转换完毕；ＲＤ为读信号，下降沿将使能数据总线读操作；ＩＮＴ 为中断信号，当转换完成并且数据准备好时，ＩＮＴ变为低点平；ＨＢＥＮ用于选择读取结 果，由于ＭＡＸｌ９７是１２位ＡＤ，而数据总线是８位，故转换结果分两次读取，当ＨＢＥＮ 为高时，高四位结果放到数据总线上，为低时，低八位结果放到数据总线上。ＳＨＤＮ是 工作模式选择，为１时正常工作模式，为０时省电模式。ＲＥＦＡＤＪ内部缓冲增益为１．６３８４， 其内部精确的２．５Ｖ参考电压经过缓冲器放大到４．０９６Ｖ，即ＲＥＦ脚电压为４．０９６Ｖ。ＲＥＦ 脚接４．７ｕＦ旁路电容到地，ＲＥＦＡＤＪ接０．０１ｕＦ。模拟输入通道拥有正负１６．５Ｖ的过电压保护，即使在关断状态下，保护也有效。大连理工大学硕士学位论文图４．８Ｆｉｇ．４．８ｇａｘｌ９７电路图Ｍａｘｌ９７ ｃｉｒｃｕｉｔ ｓｃｈｅｍｅＭＡＸｌ９７控制模块的Ｖｅｒｉｌｏｇ ＨＤＬ实现同样采用状态机的设计方法，将转换过程分 为五个状态：空闲、初始化、转换完成、读数据高位以及读数据低位状态【５２１。系统复位 后处于空闲状态，写控制字为初始化状态，检测到ＩＮＴ电位为低时进入转换完成状态， 然后分别读取高、低位数据。本设计中控制字为８ｔｂｏｏｏｏ ｏｏｏｏ，即采用内部时钟，内部 控制采样模式，ｏ＿５Ｖ输入范围，对第０通道采样。Ｖｅｒｉｌｏｇ实现ＭＡＸｌ９７控制模块的接口代码如下所示。１２位ＡＤ转换代码段设计如下：ｍｏｄｕｌｅ ＭＡＸ］１９７（ｅｌｋ，ｔ－．ｓ，ｒｄ，ｗｉ，ｈｂｅｎ，ｄａｔａ，ｉｎｔｅｒ，ｒｅｓｕＲ，ｒｅｓｅｔ）：ｉｎｐｕｔ ｅｌｋ，ｉｎｔｅｒ： ｉｎｐｕｔ ｒｅｓｅｔ；／／时钟及转换完成信号／膜块复位信号／／数据线／／片选，读，写及高低位指示 ／／转换结果ｉｎｏｕｔ【７：０】ｄａｔａ；ｏｕｔｐｕｔ器，ｒｄ，ｖｅｔ，ｈｂｅｎ；ｏｕｔｐｕｔ【１１：０】ｒｅｓｕｌｔ： ｒｅｇ【３：ｏ】ＮＳ，ＣＳ； ｐａｒａｍｅｔｅｒ【３：ｏ】Ｉｄｌｅ＝４＂０００００，Ｉｎｉｔ＝４＂００００１， Ｄｏｎｅ＝４＂０００１０，∥次态和当前态 ／／空闲状态 ／／Ｅ始化／／转换结柬基于ＦＰＧＡ的ＰＩＤ控制器研究与实现ＲｅａｄＨｉｅ．ｈ＝４＂００１００， ＲｅａｄＬｏｗ＝４＂０１０００； ｅｎｄｍｏｄｕｌｅ／／读取高４位／／读取低８位数据线为双向口，内部实现为双向三态门，当写控制字时，数据线作为输出口，输 出控制字；当读转换数据时，数据线作为输入口，读取转换结果；否则，输出三态。模 块化后如图４．９，占用了２９个ＬＥ，对ＦＰＧＡ资源占用率低于＜１％，时序仿真如图４．１０。Ｆｉｇ．４．９Ｍａｘｌ９７ ｃｏｎｔｒｏｌ ｍｏｄｕｌｅ］广］广］厂］广］广］广］广］厂］广］一ｒ．．．Ｊ广――１订 一 ¨啦 ｉａｔＦ ｒｔｍＯ．ｔ 口．．Ｊ●●＿＿＿●一 １．．．．．．．．．．．．．．一埘ｅ．堕．些！Ｘ岱ｉｔｌｔ Ｘ匹ｂｉｔ Ｘ嚣Ｄｍ嚣ｋ?孔鲥巧Ｅ．?“Ｘ图４．１０Ｆｉｇ．４．１０ｌ／ａｘｌ９７控制模块仿真结果Ｓｉｍｕｌａｔｉｏｎ ｒｅｓｕｌｔ ｏｆＭａｘｌ９７ ｃｏｎｔｒｏｌ ｍｏｄｕｌｅＡＤ转换结果与温度数据表标度转换可采用查找表方式完成。ＦＰＧＡ是基于ＳＲＡＭ 的结构，内部有大量ＲＡＭ资源，可以充分利用。如ＥＰＩＣ３Ｔ１４４内部有１３个Ｍ４Ｋ 开发软件提供ＲＡ