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利用FPGA和多通道光模块组合长距离传送高速数据_Altera pdf
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3秒自动关闭窗口如何选择最佳的高速FPGA收发器解决方案
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3. 接收机均衡预加重是克服传输线损耗的有效手段，不过较高的驱动强度将产生电磁干扰(EMI)，并且会使系统容易遭受近场的串扰。张开接收机眼图的一种替代方案或互补方案是利用接收机均衡技术。在许多应用中利用均衡技术来克服损耗并实现误码性能改善是可能的。FPGA中的接收均衡通过在接收机端放大信号中的高频分量来补偿传输损耗，而低频分量保持不变，这将有效地使信道的s-21插入损耗曲线反转，从而使得总信道的频率响应变得最平坦。均衡技术还可以与预加重技术一起使用，来补偿具有特殊挑战性的链路。Stratix GX II收发器是完全可编程的，无论是在设计阶段还是在应用阶段，都可以在系统工作的过程中进行编程，并且能够与距离很远的设备以及在工作条件很差的环境下实现互操作性。这就使得用户可以配置均衡器使其在各种信道长度上工作。最大的均衡水平是17dB，采用4级峰值放大器来实现。这确保了所配置的系统能够实现器件速率高达6.375Gbps条件下的最佳信号完整性，而且还省去了极易传递误码、功耗大并基于DFE的外来接收机架构。图2给出了均衡器的SPICE仿真结果。 图2：(a) 到均衡器的SPICE仿真输入；(b) 来自均衡器的SPICE仿真输出。
在设计背板时需要考虑的重要因素是收发器的输出驱动能力，因为最佳信号完整性设置会由于背板版图、背板的插槽数量以及发射卡和接收卡的总体位置不同而变化。由于这种收发器优越的信号完整性性能，使得FPGA能够以6.375Gbps的速率在带有连接器的52英寸FR4背板上工作。这种可编程能力和极具鲁棒性的设计加上低功耗特性使得FPGA可工作在最具挑战性的背板、电缆、芯片或模块以及数千兆互连设备中。4. 可编程驱动能力某些传输线损耗可以通过增强差分输出驱动器的驱动能力以及在接收机里放大信号电平来克服。Stratix II GX架构允许设计师在4~16mA范围内选择驱动能力。实际的Vod输出驱动电压电平由终端电阻值来确定，对于50Ω的传输线来说典型的阻值范围是100Ω。5. 功率在所有的高密度背板应用中，功率耗散都是一个主要的问题。在这些地方空间有限，功耗和/或发热问题必须减到最小，以确保器件温度在没有风力冷却和核电站提供电源的情况下能够保持在所要求的工作范围内。为了将收发器的功耗减到最小，采用了具有专利的PCNL输出缓冲器技术来制造Stratix II GX器件，正是由于这一高效技术使得90nm的物理媒体连接(PMA)层最大功耗仍比最具竞争力的带有收发器的65nm FPGA低20%。当在40"的FR4串行链路上工作速率到3.1875Gbps时，每四分之一收发器(四个收发器中的一个)所需的功耗为每通道125mW，而工作到6.375Gbps时的功耗则为每通道225mW。每四分之一收发器可由一到两个独立的时钟源来驱动，并具有各自独立的频率分配器。时钟和分频器的结合，能够在每四分之一收发器中支持四个不同的数据率，从而与极具竞争力的器件相比，功耗得到很大程度的降低。利用通道的基本配置能够分别判断通道上的发射机或接收机，从而进一步节省Stratix II GX收发器的功率。6. 协议支持先进的FPGA设计手段能够很大程度上甚至是彻底省去设计和验证FPGA与收发器件之间的数据通道所需的工作和时间。为了使收发器的性能满足特定协议标准时具有一定的余量，并能在614Mbps一直到6.375Gbps的数据速率范围内正常工作，Stratix II GX收发器经过了精心设计，因此可以提供经验证的优异性能。支持的协议标准包括PCI Express、串行数字接口(SDI)、XAUI、千兆以太网、HiGig+、Interlaken、SerialLite II、Serial RapidIO(SRIO)，光纤通道以及常用的6Gbps长距离和短距离电接口(CEI-6G-LR/SR)。FPGA基本协议模式能够使系统设计适合架构师在设备的全速率范围内创建任何本土的或具有知识产权的协议。Stratix II GX系列是被证明能够满足严格的SONET/SDH OC48/STM16光抖动标准的唯一高密度FPGA系列产品，能够帮助设计师实现创新的系统和平台设计，并将FPGA的数字和协议实现功能与具有线路接口功能、背板功能、低功耗、低抖动、协议兼容收发器集成在一起。7. 源同步和并行I/O支持绝大多数应用要求高速源同步和并行接口提供数据平衡和流水线作业。源同步I/O(SSIO)是一个允许时钟和数据被分别(即使用LVDS信号)发送的FPGA接口。作为一个链路层接口，SSIO被用来将数据从收发器传送到系统进行处理。SSIO必须支持一个足够高的数据带宽，以确保能够向收发器连续不断地提供数据。SSIO部分包括动态相位对齐(DPA)电路，该电路将接收机时钟信号复制到变化的相位信号中，并将最近的时钟信号与进来的数据对齐。DPA能够使源同步接口支持更高的数据率，支持增强型数据通道开销，进一步提高数据率，并实现纠错、加密和线路编码。SSTL和HSTL中具有大量可提供标准I/O连接的并行I/O，可用于高性能存储器接口、PCI接口等应用。带有收发器的FPGA所面临的挑战是如何在具有并行I/O、SSIO和FPGA数字逻辑、并且收发器所有端口在工作和被评估时同时切换的实际世界中验证标准的一致性、抗噪声能力以及鲁棒性抖动性能。本文小结由于要求系统支持更高的数据带宽和实现更高级的功能和特色，对高速收发器的需求正在急剧增加。通过将高速串行收发器集成到高性能、高密度的FPGA中，可以利用业已证明的全面解决方案满足许多不同的应用。为了提供全面的、可批量生产的功能，收发器技术经过了精心设计，与此同时，还提供FPGA固有的可编程方面的灵活性，从而使设计平台能够随着新协议的出现和功能的变化来支持系统的升级，而不需要改变电路板或背板的设计。对于今天的高性能应用来说，收发器的固有优点、对整套设计工具和协议支持的需求、以及一些像背板和电缆间互联、芯片间和芯片到模块间的数据传送这类应用所需的低功耗要求，都使得FPGA成为理想的器件解决方案。作者：Andy Turudic高密度FPGA产品部高级经理Altera公司
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什么是FPGA?
FPGA是Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。
FPGA是什么?
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FPGA收发器是什么?
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关于JESD204B转换器与FPGA匹配的设计关键点
　　随着更多的模数转换器(ADC)和数模转换器(DAC)支持最新的JESD204B串行接口标准，出现了FPGA与这些模拟产品的最佳接口方式问题。FPGA供应商多年来一直支持千兆串行/解串(SERDES)收发器。然而在过去，大多数ADC和DAC不能通过这些高速串行接口进行配置，就是说FPGA与转换器无法与任何常用标准接口，利用高串行-解串(SERDES)带宽。
　　JESD204B接口针对支持更高速转换器不断增长的带宽需求而开发，以填补该空白。作为第三代串行数据链路标准，JESD204B提供更高的最大通道速率(每通道高达12.5 Gbps)，支持确定延迟和谐波帧时钟。该接口借助兼容开放市场FPGA解决方案且可扩展的高性能转换器，可轻松传输大量待处理的数据。
　　大多数信号处理系统首先是通过其模拟或RF频率、动态范围和采样速率进行定义，以建立转换器选择标准。然而，当与FPGA匹配进行数据处理时，无论如何都不能忽视对转换器数字接口的考量。只要了解新型JESD204B接口并牢记一些高级考量因素，那么为您的FPGA选择合适的JESD204B转换器其实并不难。以下是一些关于JES204B转换器与FPGA匹配的常见问题及解答。重点说明采用这款新型串行接口进行转换器设计时的关键点。
　　FPGA对于JESD204B需要多少速度?
　　通常，设计人员实际上是问JESD204B与转换器接口应用中FPGA需要支持的收发器线路速率。收发器是FGPA中的高速串行接口，其可以发送或接收数据及恢复内嵌时钟。收发器主要作为高速数据端口，与功能无关。但如果在其周围配置合适的固件，它们可以为许多不同的接口协议提供
　　数字支持。例如，FPGA收发器可以充当并行至串行发射器或串行至并行接收器(图1)。
　　图1.例如，FPGA收发器可以充当并行至串行发射器或串行至并行接收器。
　　对于JESD204B这样的高速串行接口，FPGA收发器可以在系统中以两种方式发挥作用。当FPGA支持ADC外部数据下游采集时，它是作为串行数据接收器。当收发器接收数据时，它将高速串行流转换为并行帧数据，在FPGA中进一步完成下游处理。将数据从串行格式转换到并行格式前，需要用到自适应增益控制(AGC)、均衡(EQ)和时钟/数据恢复(CDR)功能。
　　当FPGA向DAC输送数据时，它会执行发射器功能。作为发射器，它将形成帧数据，并通过高速接口串行发送出去。预加重功能(后续会谈到)放大该信号，以使传输数据尽可能更完整。
　　通常情况下，系统的模拟采样速率或更新速率将间接决定JESD204B接口上的FPGA收发器线路速率。转换器的时钟或编码速率通过锁相环(PLL)倍频来实现JESD204B位速率。转换器支持的最大线路速率可能不是系统所需，而应当通过已知的倍频器进行调节。
　　图2显示了一个采用250 MSPS编码时钟的单一(M = 1)16位(N' = 16)ADC,它在20倍编码时钟速率(5 Gbps)下通过单一JESD204B通道(L = 1)发送数据。该运算包括8位/10位编码开销。转换器采用与250 MSPS不同的编码时钟，输出通道速率会相应地向上或向下调节至20倍的当前编码时钟速率。
　　图2.采用250 MSPS编码时钟的单一16位ADC可以通过单一JESD204B通道在5.0 Gbps速率下输出采样数据。本例中，JESD204B通道速率是编码时钟频率的20倍。
　　哪些转换器特性可用于延长系统中的JESD204B链路，并仍能保持优异的数据完整性?
　　JESD204B规范列出了符合20cm传输线路要求的标准。印刷电路板(PCB)走线材料的物理特性对于信号在传输期间会遇到何种衰减起主导作用。然而，多数转换器和FPGA上的有源通道补偿技术有助于提高链路性能。
　　转换器或FPGA发射器输出可以提高串行数据的高带宽部分，同时保持低带宽部分不变。该技术被称为预加重。由于低通信号衰减首先影响信号的高带宽部分(上升和下降时间)，预加重有助于提高串行信号传输距离。
　　对于接收器也一样，DAC或FPGA可以向输入信号提供自动增益控制和EQ,以提高传输线路末端可见信号的高频部分。该技术通常具有不同的增益和均衡器设置，以帮助根据系统需求优化数据恢复。除了均衡阶段，Xilinx还提供内部探测工具，从而将在FPGA中见到的数据眼形象化(图3)。
　　图3.在ADC至FPGA的JESD204B传输线路中转换器/发射器的预加重，放大了信号的高带宽部分，同时接收器/FPGA的均衡可恢复衰减信号。Xilinx的内部眼扫描工具可对FPGA中的眼进行内部探测。
两年前，Google推出Chromecast电视棒，由于可以插入电视机的HDMI接口让用户在电视上播放网络传输的视频内容，这款售价低廉(35美元)的产品迅速在亚马逊上卖到脱销。但在一片叫好声中，也有人称Chromecast存在一些问题，比如......关键字：
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XP Power 正式宣布推出机板型DC-DC转换器JTD15 和 JTD20系列，可满足对价格敏感，需要超紧凑尺寸和超宽输入范围的应用。该产品可广泛适用于许多领域，如仪器仪表，广播，网络，电信和数据通讯。
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在这个电路中，一个2N3904 E-B结点用作一个噪音发生器，反向偏压。C是可用来传递噪音……基于FPGA的视频监控及以太网传输系统——研发调试经验总结第一篇
这个项目说来惭愧从去年（2010年）11月份立项到今年（2011年）的4月份才算有个阶段性的结果。到现在可算有点东西拿来做做总结了，先说说整体方案吧。
《基于FPGA的视频监控及以太网传输系统》
项目功能：
通过前端摄像头（ov7670）完成视频采集的功能，并通过以太网UDP协议传输至远端的PC机上。从而完成远程的监控功能。原理图如下：
项目论述：
为何选用以太网来做监控呢？因为以太网的高覆盖率、普及率，无论在哪里只要链接上一个RJ-45接口的水晶头，视频流就会源源不断的向网络上的某一指定IP地址传输。而且依靠现有以太网可以达到方便高效的远距离的视频监控。
整体项目中我负责的部分是我进实验室以来所接触的规模最大，任务最重的一次。在经历了4个月(寒假一个月在家荒废了、、、)的研发工作后，终于完成了项目中各部分的功能：
一硬件部分：
FPGA-G3硬件开发平台（这个第三代指的是我做的第三块FPGA板子、、）：
大概花了一个多月的时间（11月--12月末）完成了整个平台的系统构架；原理图实现；PCB绘制；以及后期板载硬件调试。先说整体框架，包含了如下几块：1.一如既往的电源部分
2.USB transfers 模块 3.FPGA核心控制模块
4.SDRAM模块&5.图像传感器采集模块 6.100Mbps以太网传输模块
7.音频采集播放模块（这部分暂时用不到一直没调）
先说说各部分的情况：
1.电源部分实在没啥说的了，我的板子电源一向很靠谱基本不出问题，两块AMS 一块2.5
一块1.2搞定。全版双层板采用网格形式铺铜利于散热；同时更换了最新的黑色圆孔电源接口样子看上去很漂亮。有一个之前总结的板载功耗表，稍后整理下一起发上来。
3.3V下功耗(单位mA)
2.5V下功耗(单位mA)
2.由于第二块板子的成功，USB模块我根本就没调，用的是cy7c68013a的片子，感兴趣的朋友可以去看我的《第二块FPGA研发调试笔记》
3.FPGA核心控制模块（EP3C25Q240C8），说白了就是AS+JTAG的这部分，这部分积累了一定的经验，在我的FPGA-G3版中基本没有障碍了，可以说以前用过的东西是一马平川的往前推进。
4.SDRAM模块（MT48LC16M16A2）,之前一直是在verilog下对其进行简单的读写操作，后来开始研究了NIOS发现SDRAM这东西就应该是为NIOS服务的，唯一值得注意的是NIOS中SDRAM的配置需要自己仔细的参照datasheet然后给出各个参数的结果。同时如果NIOS中CPU的频率给了100Mhz，那么SDRAM的时钟也要是100MHZ并且-75°相移。我猜想有关SDRAM可能是初学NIOS的朋友在下载到板子中出问题最多的部分，这个网上有很多人总结了，我就不一一列举了。我当时主要遇到的问题是焊接问题，我遭烂的焊功导致我的SDRAM怎么也下载不成功。。。
5.图像传感器模块(OV7670)这可是个重头戏，不过在初期根本没遇到他的难点，因为我买的是论坛里大侠——wang_guanfu的图像传感器+光学镜头的模组（淘宝地址：/item.htm?id=）。这东西绝对物超所值，建议要做摄像头的朋友可以买一个这种芯片+镜头的模组，不然在全曝光下你的OV收上来的数据根本没个看。
6.百兆以太网传输模块（Dm9000A+PH163539）这个片子可是正经纠结了我很长时间，从NIOS下Dm9000a的初始化，到NIOS与verilog高效数据读写，到UDP协议代码实现，再到DM9000A的单纯读写时序贯穿了我后期代码调试的大半个时期。不过前期的硬件调试部分到没遇到太多的困难，因为DE-2有一整套有关DM9000a的调试代码（不过都是基于NIOS下的），参照De-2给的实例我和胖胖在SOPC中加入了一个所谓的IP_core:DM9000A_IF_v，然后利用这个元件在下LWIP（轻量tcp/ip协议）中的ICMP功能，可以完成从上位机到硬件平台的ping功能。ping通后前期的工作就告一段落了。
值得说的是，网上有很多人问有关NIOS下的LWIP如何加的问题,其实前几年的很多有关FPGA的通信类硕士论文都是在LWIP下来做的，而现在ALTERA把LWIP从NIOS中拿掉了，如果你是9.0+的版本
在NIOS software components中应该只能看到NicheStack tcp/ip
stack这个选项了。想在NIOS中加入LWIP的朋友一定要用8.0的版本，而且8.0的版本中有很全的quartus破解（什么FFT,DDR2之类动辄7000+美金的IP_core），真是谁用谁知道!当然光用NIOS8.0的话你打开software
components 看到的LWIP选项一定还是灰色的，这时候就要从SOPC builder中找原因啦。先说SOPC
Builder中如何加入DM9000A元件吧，其实网上有很多讲这个问题的资料，我记得《NIOS那些事儿》中就有，我们的方法是找来一个de-2开发板中的DM9000A_IF.v文件然后比照着在SOPC中一点点修改最后生成tcl文件。那么假设按照这一步一步加进来了
而后生成ptf文件(加入SOPC builder后完成Generate就可以在工程文件夹中看到.ptf文件了)在NIOS中我们发现
LWIP这个选项还是灰色的，不让选。这问题就要回到Ptf文件中来了，比照Alterea自己匹配的一款以太网芯片lan91c111所生成的ptf文件后我们发现。这SOPC完全是坑爹啊，他不管你这加进来的元件是不是干以太网的活，他只管自己的片子是干这个活的。在Dm9000A生成的ptf文件中找到下面这几行代码：
class = "no_legacy_module";
class_version = "7.08";
gtf_class_name =
"DM9000A_IF_v";
gtf_class_version = "1.0";
SYSTEM_BUILDER_INFO
Do_Not_Generate = "1";
在其中加入这样一句话WIZARD_SCRIPT_ARGUMENTS
{Is_Ethernet_Mac = "1";}后将它改成如下：
class = "no_legacy_module";
class_version = "7.08";
gtf_class_name =
"DM9000A_IF_v";
gtf_class_version = "1.0";
WIZARD_SCRIPT_ARGUMENTS
Is_Ethernet_Mac = "1";
SYSTEM_BUILDER_INFO
Do_Not_Generate = "1";
奇迹发生了，我们再看LWIP选项就变成可以选的了，随后根据网上或是书上的那些步骤就可以生成一个带有ICMP功能的工程。几个月前得回忆了，细节上可能有误，但遇到关键的问题是解决方案大体如此。
7.音频采集播放模块（WM8731）这部分本来是考虑到以后音频视频一起监控而在画板子的时候加进来的，不过自己一直没时间就没弄，打算留给师弟们让他们去折腾吧。
自我批评+总结：
由于投板时未能仔细检查出所有的错误，加上后期调试时发现的各种不如意，如果再给我投一次板的机会我会这样改版：
1.Bank4电压接错！应接3.3v
2.音频clk 84PIN不可复用
3.E2prom无需复用两次（下次直接去掉即可）
4.EPCS16换成EPCS64/128
扩展程序空间（主要指NIOS下程序）
5.去掉以太网的插针（34）
6.DM9000A,WM8731,PH
封装不对！ 焊盘画长了
7.DM9000A的EECS管脚接94LC64接错了！！
8.改版后OV9625可以去掉，只用OV7670多出的管脚接7段数码管
9.音频部分
缺0603封装的47K电阻，缺0805封装的100uF/6.3V电容；C50改封装
10.摄像头OV7670的VCC 与 GND接反了
11.SDRAM,DM9000A 等其他IC的clk管脚
最好选择FPGA上自带的pLL_out
PS:这篇日记基本都是在回忆3个月前得工作，以后不能这么懒了，该总结的就应该及时趁早总结。最近的进展总结晚上继续写
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