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求大神指导--quartus ii中器件库的问题
求大神指导，我是菜鸟，刚学习quartus ii，从论坛里下了11.0版本的。但是在找器件的时候，发现我用的器件没有。ACEX 1K家族的EP1K50QI208-2F。非常郁闷，网上说版本高把一些低级的器件都排除掉了。所以想问大神，有没有什么方法把旧器件库导入到新的版本中？多谢多谢。您所在位置： &
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FPGA器件的编程以及FPGA器件的选择。.ppt 51页
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Altera的FPGA芯片常用配置文件及其说明 文件类型 文件扩展名 文件格式 文件使用 SRAM目标文件 .sof 二进制 SRAM型器件编程文件，可转换成其它文件格式，通过ByteBlaster下载电缆下载到器件中。 编程目标文件 .pof 二进制 MAX型器件的编程文件。 串行比特流文件 .sbf 二进制 FLEX型器件PS方式下的配置文件，通过BitBlaster串行下载电缆下载到器件中。 十六进制文件 .hex ASCII码 使用第三方编程硬件对并行EPROM编程的数据文件。 二进制格式文件 .rbf 二进制 FLEX型器件的配置文件，存储格式为低位在前，可用计算机以PS或PSA方式下载。 列表文件 .ttf ASCII码 FLEX型器件的配置文件，以逗号分割，以PS、PPA、PPS方式下载。 ByteBlasterMV配置：下载电缆通过PC机并口将编程数据配置到FPGA中，与PC机并口相连的是25针插头，与PCB板相连的是10针插头。提供PS方式和JTAG方式两种下载方式，PS方式用于Cyclone、APEXⅡ、APEX20K、ACEXlK、Mercury、Excalibur、FLEXl0K、FLEX8000和FLEX6000等器件的配置；JTAG方式用于编程或配置含有JTAG接口的芯片。 3.5.1
ByteBlasterMV配置 25针插头连接，在PS方式下和在JTAG方式下的引脚信号名称不同。 引脚 PS模式下的信号名称 JTAG模式下的信号名称 2 DCLK TCK 3 nCONFIG TMS 8 DATA0 TDl 11 CONF_DONE TDO 13 nSTATUS — 15 VCC VCC 18～25 GND GND 10针插头连接，对应PS方式和JTAG方式的引脚信号名称有所不同。 引脚 PS模式 JTAG 模式 信号名 功能描述 信号名 功能描述 1 DCLK 时钟 TCK 时钟 2 GND 信号地 GND 信号地 3 CONF_DONE 配置控制 TDO 器件输出数据 4 VCC 电源 VCC 电源 5 nCONFIG 配置控制 TMS JTAG状态控制 6 - NC（引脚悬空） - NC 7 nSTATUS 配置的状态 - NC 8 - NC - NC 9 DATA0 配置到器件的数据 TDI 配置到器件的数据 10 GND 信号地 GND 信号地 ByteBlasterMV下载电缆中的数据转换电路： 图中标示（1）串联电阻的阻值均为100Ω，标示（2）上拉电阻的阻值均为2.2kΩ。 被动串行PS配置方式：配置数据通过下载电缆串行地送到PLD器件，配置数据的同步时钟由数据源提供。PS方式下可以对单个或多个FPGA器件进行配置。这里选择FLEX10K器件的连接为例，单个FPGA器件与下载电缆的连接如图所示，器件配置文件为SRAM目标文件（.sof），该文件是QuartusII编译时自动产生的，如果DATA0引脚在用户状态中被占用，在配置过程中该引脚应与用户电路隔离。 JTAG配置方式：通过ByteBlasterMV电缆以及JTAG信号TCK、TMS、TDI和TDO完成FPGA器件配置。JTAG方式下单个FLEX10K器件与下载电缆的连接如图所示，所有其它I/O引脚在配置过程中均为三态。其他FPGA器件的JTAG连接基本相同。 3.5.2
MasterBlaster/USB配置 MasterBlaster／USB配置：配置电缆通过PC机RS-232串口或USB接口将编程数据配置到目标器件中。MasterBlaster电缆提供PS和JTAG两种下载方式。MasterBlaster电缆的一端与计算机串口或USB接口相连，另一端与电路板的标准10针插座相连。编程数据从串口或USB口通过电缆下载到电路板上的FPGA中。 SignalTap宏功能：利用MasterBlaster配置电缆不仅可以将设计项目的编程数据下载到目标器件中，而且还可通过SignalTap宏功能对特定器件进行在线调试。 SignalTap宏功能是一种嵌入式逻辑分析仪，能够在器件特定的触发点捕获数据并保存到器件内部的嵌入式系统块，数据通过与JTAG接口相连的MasterBlaster电缆上传到QuartusⅡ波形编辑器中显示，对波形进行分析。 具有标准串行电缆的9针D型插头连接器与RS-232端口相连，连接信号及说明如表所示。 引
脚 信号名称 信号说明 2 RX 接收数据 3 TX 发送数据 4 DTR 数据终端准备好 5 GND 信号地 6 DSR 数据设备准备好 7 RTS 要求发送 8 CTS 清除发送
MasterBlasterl0针插头的引脚信号名称 引脚 PS方式下的信号名称 JTAG方式下的信号名称 信号名 描述
正在加载中，请稍后...关于quartus软件里2选1器件的一个问题_百度知道
关于quartus软件里2选1器件的一个问题
如上图，busmux是二选一的选择器，我想实现的功能是对前面载波的选择，前面的载波一个是8个数据，一个是16个数据，数据选择器只能固定的选择8个的或16个的，这种情况不能使用，请问这个问题怎么解决？是不是我电路一开始就设计错了？我要设计的是2FSK调制，要...
我有更好的答案
2fsk调制不知道是什么东西，但是就你这个mux来说，肯定只能选16位，然后你可以在ly那个器件加个8位转16位的东西（比如在前八位补零），这样对于busmux来说输入就都是16位了。。。
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quartus 选择哪个器件进行编译
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把大电路转成较小的元件(2) Fitter 器件资源利用情况，引脚分配情况等 (3) Assembler 连线各元件(4) Timing Analyzer 时间分析三、先编译后仿真『Processing』→『Start Compilation＆Simulation』6、仿真结束后会生成仿真报告“Simulation Report” 仿真结果并不是出现 在所建立得仿真文件中，构成更大得工程、综合、时间、模块化 『File』→『Creat/Updata』→『Creat Symbol Files for Current File』 然后编译器会自动将当前工程完整得编译一遍，然后生产图形模块，放在存放当前工程的文件夹里：一、更大的工程（1）建立工程文件「File」→「New」→「Device Design Files」→「Block Diagram/Schematic File」→「OK」（2）输入元件右键→『Insert』→『Symbol』→可以在库文件中选，也可以通过“浏览”将已经建立图新模块的 工程加载进来、编译设置:「Assignment」→「Compiler Settings Wizard」→「Next」3、根据编译窗口的提示修改错误。4、编译后会生成编译报告“Compilation Report”会分成如下几项：(1) Analysis＆Synthesis语法检查。因为有时一个工程需要建立多个 仿真文件，和project的名称，在「Filter」处选择「Pins、指定project中要include 的文件。4、选择project中要使用的一些EDA TOOLS。5、选择所使用的器件的家族“family” 和具体型号。6、『finish』 完成工程的设置。3，Verilog语言文 件“VerilogHDL File”1、完成工程文件的输入,若为顶层文件、属性、初始值等参数、仿真. 完成工程文件的编译、建立仿真文件「File」→「New」→「Other Files」→「Vector Waveform File」→「OK」2:all」，再按下「 &gt，在仿真报告中有独立的仿真结果。 仿真的结果总是与当前的工程文件相对应，工程文件改变后要重新仿真后才有意义。四、将工程模块化、栅格的设置Edit→『End Time』 设置仿真结束的时间， 『Grid Size』设置每个栅格表示的时间。仿真时间是 以建立仿真文件时给出的结束时间为准，仿真设置“Wizards”中设定的End Time没用。4、仿真编译设置『Assignments』→『Wizards』→『Simulator Settings Wizard』→选择当前要仿真得文件仿真文件做好后还要将其设置为当前仿真文件。 3、仿真时间，这就需要通过设置确定仿哪个文件了。在选择仿真类型“Type of simulation”时，“functional”表示功能型的仿真。 5。1。可通过右键 修改引脚的显示方式，顶层文件的名称（一般与工程名相同）;Schematic File”、分析后就可以建立波形仿真文件进行功能仿真1;」将所有选中的引脚添加到“Seleted Nodes”框，点「OK」→「OK」完成引脚添加，利用图形设计文件建立更大的工程模块工程文件（“Block Diagram/Schematic File”或“Verilog HDL File”）编译仿真成功后就可以 将其模块化，然后在更高层次将各个模块级联起来、输入文件. 在工程中新建设计文件：图形文件“Block Diagram&#47。2，“ timing”代表考虑延时。二。2;&gt，才可以开始仿真，则文件名应该保存为与工程名相同、建立工程.1、「File」→「New Project Wizard」开始新工程的建立设置。『NEXT』2、指定project的路径QuartusII 是Altera公司开发的功能最强大的PLD编译工具，全面取代MAX＋PLUS使用步骤、选择输入输出引脚Edit→「Insert Node or Bus」→「Node Finder」
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quartus器件选择后面的advance什么意思
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2fsk调制不知道是什么东西，但是就你这个mux来说，肯定只能选16位，然后你可以在ly那个器件加个8位转16位的东西（比如在前八位补零），这样对于busmux来说输入就都是16位了。。。高兴为您解答希望对你有帮助 如果你对这个答案有什么疑问，请追问如果满意记得采纳哦·~~
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