华强pcb做板质量和时间怎么样？_百度知道
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华强pcb做板质量和时间怎么样？
听说质量不咋地，不过牌子在那
我有更好的答案
　　不同商家质量参差不齐，不过多数还可以，少数质量还是过硬的。
采纳率：82%
建议选择一线主板和部分发行量更大的主板！低端产品的PCB板材正常使用到是没什么问题如果你对主机有更高的要求，比如超频或者一些要求很高的单机游戏就选择大品牌的超频主板吧，否则PCB板材质量无法保证。
还挺好的，价格比常见的快板厂贵一点，但品质和兴森科技差不多标准，价格比兴森这样的又便宜很多。
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如何解决PCB设计中的阻抗匹配问题
12:41:55　　
在高速PCB设计时为了防止反射就要考虑阻抗匹配，但由于PCB的加工工艺限制了阻抗的连续性而仿真又仿不到，在原理图的设计时怎样来考虑这个问题？另外关于IBIS模型，不知在那里能提供比较准确的IBIS模型库。我们从网上下载的库大多数都不太准确，很影响仿真的参考性。
& && &在设计高速PCB电路时，阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系， 例如是走在表面层(microstrip)或内层(stripline/double stripline)，与参考层(电源层或地层)的距离，走线宽度，PCB材质等均会影响走线的特性阻抗值。也就是说要在布线后才能确定阻抗值。一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况，这时候在原理图上只能预留一些terminators(端接)，如串联电阻等，来缓和走线阻抗不连续的效应。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。 IBIS模型的准确性直接影响到仿真的结果。基本上IBIS可看成是实际芯片I/O buffer等效电路的电气特性资料，一般可由SPICE模型转换而得 (亦可采用测量， 但限制较多)，而SPICE的资料与芯片制造有绝对的关系，所以同样一个器件不同芯片厂商提供，其SPICE的资料是不同的，进而转换后的IBIS模型内之资料也会随之而异。也就是说，如果用了A厂商的器件，只有他们有能力提供他们器件准确模型资料，因为没有其它人会比他们更
清楚他们的器件是由何种工艺做出来的。如果厂商所提供的IBIS不准确， 只能不断要求该厂商改进才是根本解决之道。
& && & 在高速PCB设计时我们使用的软件都只不过是对设置好的EMC、EMI规则进行检查，而设计者应该从那些方面去考虑EMC、EMI的规则？怎样设置规则？
& && & 一般EMI/EMC设计时需要同时考虑辐射(radiated)与传导(conducted)两个方面. 前者归属于频率较高的部分(&30MHz)后者则是较低频的部分(&30MHz). 所以不能只注意高频而忽略低频的部分. 一个好的EMI/EMC设计必须一开始布局时就要考虑到器件的位置 PCB迭层的安排 重要联机的走法 器件的选择等 如果这些没有事前有较佳的安排 事后解决则会事倍功半 增加成本. 例如时钟产生器的位置尽量不要靠近对外的连接器 高速信号尽量走内层并注意特性阻抗匹配与参考层的连续以减少反射 器件所推的信号之斜率(slew rate)尽量小以减低高频成分 选择去耦合(decoupling/bypass)电容时注意其频率响应是否符合需求以降低电源层噪声. 另外 注意高频信号电流之回流路径使其回路面积尽量小(也就是回路阻抗loop impedance尽量小)以减少辐射. 还可以用分割地层的方式以控制高频噪声的范围. 最后 适当的选择PCB与外壳的接地点
高级工程师
15:33:25　　
谢谢分享！
19:06:10　　
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版权所有 (C) 深圳华强聚丰电子科技有限公司求教:如何做阻抗匹配?_52RD研发论坛
求教:如何做阻抗匹配?proe Post at
16:55:36求教:如何做阻抗匹配?&Junntapeng Post at
16:19:59用polar软件来算，设计到制作pcb是工厂提供Er（介电常数）[br]&p&align=right&&font&color=red&+1&RD币&/font&&/p&huimyself Post at
13:03:47阻抗匹配的研究在高速的设计中，阻抗的匹配与否关系到信号的质量优劣。阻抗匹配的技术可以说是丰富多样，但是在具体的系统中怎样才能比较合理的应用，需要衡量多个方面的因素。例如我们在系统中设计中，很多采用的都是源段的串连匹配。对于什么情况下需要匹配，采用什么方式的匹配，为什么采用这种方式。例如：差分的匹配多数采用终端的匹配；时钟采用源段匹配；1、&串联终端匹配&&串联终端匹配的理论出发点是在信号源端阻抗低于传输线特征阻抗的条件下，在信号的源端和传输线之间串接一个电阻R，使源端的输出阻抗与传输线的特征阻抗相匹配，抑制从负载端反射回来的信号发生再次反射.串联终端匹配后的信号传输具有以下特点：&A&由于串联匹配电阻的作用，驱动信号传播时以其幅度的50％向负载端传播；&B&信号在负载端的反射系数接近＋1，因此反射信号的幅度接近原始信号幅度的50％。&C&反射信号与源端传播的信号叠加，使负载端接受到的信号与原始信号的幅度近似相同；&D&负载端反射信号向源端传播，到达源端后被匹配电阻吸收；？&E&反射信号到达源端后，源端驱动电流降为0，直到下一次信号传输。&&&&相对并联匹配来说，串联匹配不要求信号驱动器具有很大的电流驱动能力。选择串联终端匹配电阻值的原则很简单，就是要求匹配电阻值与驱动器的输出阻抗之和与传输线的特征阻抗相等。理想的信号驱动器的输出阻抗为零，实际的驱动器总是有比较小的输出阻抗，而且在信号的电平发生变化时，输出阻抗可能不同。比如电源电压为＋4.5V的CMOS驱动器，在低电平时典型的输出阻抗为37Ω，在高电平时典型的输出阻抗为45Ω；TTL驱动器和CMOS驱动一样，其输出阻抗会随信号的电平大小变化而变化。因此，对TTL或CMOS电路来说，不可能有十分正确的匹配电阻，只能折中考虑。&&链状拓扑结构的信号网路不适合使用串联终端匹配，所有的负载必须接到传输线的末端。否则，接到传输线中间的负载接受到的波形就会象图3.2.5中C点的电压波形一样。可以看出，有一段时间负载端信号幅度为原始信号幅度的一半。显然这时候信号处在不定逻辑状态，信号的噪声容限很低。串联匹配是最常用的终端匹配方法。它的优点是功耗小，不会给驱动器带来额外的直流负载，也不会在信号和地之间引入额外的阻抗；而且只需要一个电阻元件。2、&并联终端匹配&&&&并联终端匹配的理论出发点是在信号源端阻抗很小的情况下，通过增加并联电阻使负载端输入阻抗与传输线的特征阻抗相匹配，达到消除负载端反射的目的。实现形式分为单电阻和双电阻两种形式。并联终端匹配后的信号传输具有以下特点：&A&驱动信号近似以满幅度沿传输线传播；&B&所有的反射都被匹配电阻吸收；&C&负载端接受到的信号幅度与源端发送的信号幅度近似相同。&&&&在实际的电路系统中，芯片的输入阻抗很高，因此对单电阻形式来说，负载端的并联电阻值必须与传输线的特征阻抗相近或相等。假定传输线的特征阻抗为50Ω，则R值为50Ω。如果信号的高电平为5V，则信号的静态电流将达到100mA。由于典型的TTL或CMOS电路的驱动能力很小，这种单电阻的并联匹配方式很少出现在这些电路中。双电阻形式的并联匹配，也被称作戴维南终端匹配，要求的电流驱动能力比单电阻形式小。这是因为两电阻的并联值与传输线的特征阻抗相匹配，每个电阻都比传输线的特征阻抗大。考虑到芯片的驱动能力，两个电阻值的选择必须遵循三个原则：⑴．&两电阻的并联值与传输线的特征阻抗相等；⑵．&与电源连接的电阻值不能太小，以免信号为低电平时驱动电流过大；⑶．&与地连接的电阻值不能太小，以免信号为高电平时驱动电流过大。&&&&并联终端匹配优点是简单易行；显而易见的缺点是会带来直流功耗：单电阻方式的直流功耗与信号的占空比紧密相关？；双电阻方式则无论信号是高电平还是低电平都有直流功耗。因而不适用于电池供电系统等对功耗要求高的系统。另外，单电阻方式由于驱动能力问题在一般的TTL、CMOS系统中没有应用，而双电阻方式需要两个元件，这就对PCB的板面积提出了要求，因此不适合用于高密度印刷电路板。当然还有：AC终端匹配；&基于二极管的电压钳位等匹配方式longyi Post at
15:26:10楼上所说的只是数字信号里面有关信号完整性的概念。RF方面的阻抗配平才是难点。haha336 Post at
13:18:52学习中aquasnake Post at
22:43:25&DIV&class=quote&&B&以下是引用&I&Junntapeng&/I&在&16:19:59的发言：&/B&用polar软件来算，设计到制作pcb是工厂提供Er（介电常数）&/DIV&事实上，通过PCB走线的寄生阻抗来达到预期，是不精确与生产一致性不能保证的我更倾向于route尽量走宽以减少ESR，并用实际元件（串电感，并电容）来达到精度比较高的要求所以，如果期望PCB走线来完成，那么对于LAYOUT工程师的经验，是要求比较高的。好的设计在于logic&schematic源头就通过component来保证，并不是用PCB来走出来，这样适应性与可靠性都会上一个层次[br]&p&align=right&&font&color=red&+3&RD币&/font&&/p&aquasnake Post at
22:53:07其实，在走RF&Transmit线时（PA至&RF&Conn），很多人以为用polar（或其他传输线仿真软件）计算线宽就OK了，其实仿真只是让你看下大概，并不是实际的情况，实际过程中，RF&50&Ohm&Transmit线过电流还是满大的，温度对于其PCB电介质的介电常数也是有改变的，其他还有湿度、机械压力、氧化等物理化学的环境影响。如果用软件算，通常线宽大概只有5~8mil而已，这样过分细的RF线对于环境的敏感度就成倍上升，带来的问题就是Calibration的一致性不好。所以，仿真只是参考，并不能作为设计中的依据！[br]&p&align=right&&font&color=red&+3&RD币&/font&&/p&lyb1027 Post at
10:25:39[em01]&根据我们以往的经验,想就以下几方面谈谈自己的看法:
&一:要明确设计目标
接受到一个设计任务,首先要明确其设计目标,是普通的PCB板高频PCB板小信号处理PCB板还是既有高又有小信号处理的PCB板如果是普通的PCB板,只要做到布局布线合理整齐,机械尺寸准确无误即可,如有中线和长线,就要采用一定的手段进行处理,减轻负载,长线要加强驱动,重点是防止长线反射当板上有超过40M的信号线时就要对这些信号线进行特殊的考虑比如线间串扰等问题如果频率更高一些对布线的长度就有更严格的限制。
根据分布参数的网络理论高速电路与其连线间的相互作用是决定性因素在系统设计时不能忽略，随着门传输速度的提高在信号线上的反对将会相应增加相邻信号线间的串扰将成正比地增加通常高速电路的功耗和热耗散也都很大。在做高速PCB时应引起足够的重视当板上有毫伏级甚至微伏级的微弱信号时对这些信号线就需要特别的关照小信号由于太微弱非常容易受到其它强信号的干扰屏蔽措施常常是必要的否则将大大降低以致于有用信号被淹没不能有效地提取出来对板子的调测也要在设计阶段加以考虑测试点的物理位置测试点的隔离等因素不可忽略因为有些小信号和高频信号是不能直接把探头加上去进行测量的，此外还要考虑其他一些相关因素如板子层数采用元器件的封装外形板子的机械强度等在做PCB板子前要做出对该设计的设计目标心中有数。
二了解所用元器件的功能对布局布线的要求
我们知道有些特殊元器件在布局布线时有特殊的要求比如LOTI和APH所用的模拟信号放大器模拟信号放大器对要求要平稳纹波小模拟小信号部分要尽量远离功率器件在OTI板上小信号放大部分还专门加有屏蔽罩把杂散的电磁干扰给屏蔽掉NTOI板上用的GLINK芯片采用的是ECL工艺功耗大发热厉害对散热问题必须在布局时就必须进行特殊考虑若采用自然散热。
要把GLINK芯片放在空气流通比较顺畅的地方而且散出来的热量还不能对其它芯片构成大的影响如果板子上装有喇叭或其他大功率的器件有可能对电源造成严重的污染这一点也应引起足够的重视.。
三. 元器件布局的考虑元器件的布局
首先要考虑的一个因素就是电性能把连线关系密切的元器件尽量放在一起尤其对一些高速线布局时就要使它尽可能地短功率信号和小信号器件要分开在满足电路性能的前提下还要考虑元器件摆放整齐美观便于测试板子的机械尺寸插座的位置等也需认真考虑高速系统中的接地和互连线上的传输延迟时间也是在系统设计时首先要考虑的因素信号线上的传输时间对总的系统速度影响很大，特别是对高速的ECL电路虽然块本身速度很高，但由于在底板上用普通的互连线每30cm线长约有2ns的延迟量带来延迟时间的增加可使系统速度大为降低.象移位寄存器同步计数器。
这种同步工作部件最好放在同一块插件板上因为到不同插件板上的时钟信号的传输延迟时间不相等可能使移位寄存器产主错误若不能放在一块板上则在同步是关键的地方从公共时钟源连到各插件板的时钟线的长度必须相等四对布线的考虑随着OTNI和星形光纤网的设计完成以后会有更多的100MHz以上的具有高速信号线的板子需要设计这里将介绍高速线的一些基本概念
1、传输线印制电路板上的任何一条长的信号通路都可以视为一种传输线如果该线的传输延迟时间比信号上升时间短得多那么信号上升期间所产主的反射都将被淹没不再呈现过冲反冲和振铃对现时大多数的MOS电路来说由于上升时间对线传输延迟时间之比大得多所以走线可长以米计而无信号而对于速度较快的逻辑电路特别是超高速ECL 来说由于边沿速度的增快若无其它措施走线的长度必须大大缩短以保持信号的完整性有两种方法能使高速电路，在相对长的线上工作而无严重的波形失真TTL对快速下降边沿采用肖特基箝位方法使过冲量被箝制在比地电位低一个二极管压降的上这就减少了后面的反冲幅度，较慢的上升边缘允许有过冲但它被在电平H状态下电路的相对高的输出5080所衰减此外由于电平H状态的抗扰度较大使反冲问题并不十分突出对HCT系列的器件若采用肖特基二极管箝位和串联端接方法相结合其改善的效果将会更加明显。
当沿信号线有扇出时在较高的位速率和较快的边沿速率下上述介绍的TTL整形方法显得有些不足因为线中存在着反射波它们在高位速率下将趋于合成从而引起信号严重失真和抗干扰能力降低因此为了解决反射问题在ECL系统中通常使用另外一种方法线法用这种方法能使反射受到控制信号的完整性得到保证严格他说对于有较慢边沿速度的常规TTL和器件来说传输线并不是十分需要的.对有较快边沿速度的高速ECL器件传输线也不总是需要的但是当使用传输线时它们具有能预测连线时延和通过阻抗匹配来控制反射和振荡的优点
1、决定是否采用传输线的基本因素有以下五个它们是1系统信号的沿速率
2、连线距离3容性负载(扇出的多少)
3、电阻性负载线的端接方式5允许的反冲和过冲百分比交流抗扰度的降低程度2传输线的几种类型
(1) 同轴电缆和双绞线它们经常用在系统与系统之间的连接同轴电缆的特性阻抗通常有50和75双绞线通常为110 2印制板上的微带线微带线是一根带状导(信号线)与地平面之间用一种电介质隔离开如果线的厚度宽度以及与地平面之间的距离是可控制的则它的特性阻抗也是可以控制的微带线的特性阻抗Z0为式中Er为印制板介质材料的相对介电常数。
4、为介电质层的厚度W为线的宽度t为线的厚度单位长度微带线的传输延迟时间仅仅取决于介电常数而与线的宽度或间隔无关。
设计者的爱好和系统的要求而定 ，并联端接线的主要优点是系统速度快和信号在线上传输完整无失真长线上的负载，既不会影响驱动长线的驱动门的传输延迟时间，又不会影响它的信号边沿速度，但将使信号沿该长线的传输延迟时间增大在驱动大扇出时负载可经分支短线沿线分布而不象串联端接中那样必须把负载集总在线的终端串联端接方法使电路有驱动几条平行负载线的能力串联端接线。由于容性负载所引起的延迟时间增量约比相应并联端接线的大一倍而短线则因容性负载使边沿速度放慢和驱动门延迟时间增大但是串联端接线的串扰比并联端接线的要小其主要原因是沿串联端接线传送的信号幅度，仅仅是二分之一的逻辑摆幅因而开关也只有并联端接的开关电流的一半信号能量小串扰也就小，二PCB板的布线技术做PCB时是选用双面板还是多层板要看最高工作频率和电路系统的复杂程度以及对组装密度的要求来决定在时钟频率超过200MHZ时，最好选用多层板如果工作频率超过350MHz最好选用以聚四氟乙烯作为介质层的印制电路板。因为它的高频衰耗要小些寄生要小些传输速度要快些还由于Z0较大而省功耗对印制电路板的走线有如下原则要求1所有平行信号线之间要尽量留有较大的间隔以减少串扰如果有两条相距较近的信号线最好在两线之间走一条接地线这样可以起到屏蔽作用。
(2) 设计信号传输线时要避免急拐弯以防传输线特性阻抗的突变而产生反射，要尽量设计成具有一定尺寸的均匀的圆弧线印制线的宽度可根据上述微带线和带状线的特性阻抗计算公式计算印制电路板上的微带线的特性阻抗一般在50120之间要想得到大的特性阻抗线宽，必须做得很窄但很细的线条又不容易制作综合各种因素考虑一般选择68左右的阻抗值比较合适，因为选择68的特性阻抗可以在延迟时间和功耗之间达到最佳平衡一条50的传输线将消耗更多的功率较大的阻抗固然可以使消耗功率减少，但会使传输延迟时间。憎大由于负线会造成传输延迟时间的增大和特性阻抗的降低，但特性阻抗很低的线段单位长度的本征电容比较大所以传输延迟时间及特性阻抗受负载电容的影响较小。具有适当端接的传输线的一个重要特征是分枝短线对线延迟时间应没有什么影响。当Z0为50时分枝短线的长度必须限制在25cm以内以免出现很大的振铃。
4、对于双面板或六层板中走四层线，电路板两面的线要互相垂直以防止互相感应产主串扰。
5、印制板上若装有大电流器件如指示灯喇叭等它们的地线最好要分开单独走以减少地线上的噪声，这些大电流器件的地线应连到插件板和背板上的一个独立的地总线上去，而且这些独立的地线还应该与整个系统的接地点相连接。
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深圳PCB画板设计培训，PCB Layout总结，怎么快速学会PCB
17:18:58　　
深圳PCB画板设计培训，PCB Layout总结，怎么快速学会PCBPCB Layout作为硬件设计中的一个环节，也是很重要的一个环节；在硬件电路设计合理的情况下，他其实是影响性能的一个绝对重要的指标。现在很多的PCB Layout工程师都是按照硬件工程师或者PI SI工程师给出的约束规则来完成布局布线的，这些也就是俗称的“拉线工”。他们重复而机械的完成一块块PCB设计，一段时间设计后，他们中的一些或许已经有了这样的一些经验：哪些要做等长，哪些要走粗、哪些要平行，保证合适的线距等等。但是，他们凭的是所谓的经验，也就是知其然不知其所以然。我觉得，要想在这样一个竞争激烈的社会生存，然后有所突破的话，就必须要拓宽自己的知识面。也就是PCB Layout然后有所突破的话，就必须要拓宽自己的知识面。也就是PCB Layout工程师不能让别人把自己当做“拉线工”来看待。那首先，你要具备一定的电路理解能力（当然像硬件工程师那样的设计能力不是必要的，如果能，那最好）；其次，需要具备SI/PI工程师做PI/SI分析的能力（当然需要有射频仿真的能力也不是必须的，如果能，那最好）。具备这些知识以后，你不但具备设计一款好的PCB能力，也有和硬件、SI/PI工程师理论的资本，甚至可以从PCB设计上给出他们电路设计的建议。废话不多说，从一些PCB设计中总结的一些原则，希望高手能够指正勘误。一、关于布局1.布局，字面上的解释，就是将电路元件合理的放置。那怎么样的放置是合理的，一个简单的原则就是模块化划分清晰，也就是说有一定电路基础的人，拿到你的PCB就能够看出哪块是用来实现什么功能的。2.具体的设计步骤：首先根据原理图，生成初始的PCB文件，完成PCB的预布局，确定一个相对的PCB Layout面积，然后告诉结构，结构根据我们给出的面积，然后根据整体的结构设计，给出具体的约束。3.根据结构的约束完成板边、定位口以及一些禁布区的绘制，然后完成接插件的摆放。3.根据结构的约束完成板边、定位口以及一些禁布区的绘制，然后完成接插件的摆放。4.元件的摆放原则：一般情况下主控MCU都是置于板子的中心位置，然后接口电路靠近接口放置（比如网口、USB、VGA等等），并且大部分接口都有ESD防护还有滤波处理。遵循的原则是先防护后滤波。5.然后就是电源模块，一般主电源模块放置在电源入口处（比如系统5V），分立的电源模块（比如模块电路供电的2.5V）可以根据实际情况放置在相同电源网路比较密集的地方。6.一些内部的电路，没有引到接插件的。我们一般遵循这样一个基本原则：高速、低速分区域，模拟、数字分区域，干扰源、敏感受体分区域。7.然后对于单个电路模块来说，遵循电路设计的时候的电流流向来设计。总体的电路布局，大概就是这样，欢迎大神补充和指正。二、关于布线1.布线,最基本的要求就是要保证所有网络有效连通，连通，是很容易做到的，有效又是一个比较模糊的概念。其实，电路中的信号无外乎两种数字信号和模拟信号，对数字电路来说就是保证足够的噪声容限，对模拟信号来说，尽量做到零损失。2.布线前，一般需要了解整个PCB板层叠设计，即把所有的布线层规划为：最优布线层、次优布线层。。。。，最优布线层，也就是相邻面试完整的地平面，这层我们一般用来布重要的信号（包括DDR中的所有信号、差分信号、模拟信号等等）。其他信号（I2C、UART、SPI、GPIO）走其他层，并且保证重要区域只存在此电路相关信号（比如DDR、网口等）3.然后高速信号布线时需要考虑反射、串扰、EMC等问题，所以一般都需要做阻抗匹配，比如单线50R、差分线100R等等，具体以实际设计为准（原则是保证阻抗相等、连续），串扰方面主要考虑3W/2W原则，包地处理等等。4.电源和功率电路，首先要保证足够的带载能力，即电源的整个回流路劲尽可能的粗和短，从EMC角度叫，回流为环路，形成环路天线，对外辐射，所以尽可能的减小环路面积。总体的电路布线，大概就是这样，欢迎大神补充和指正。了解更多可以联系姜老师q：三、关于地1.接地和地设计在PCB设计中是非常重要的一环，因为地作为一个重要的参考平面，假如地平面设计出问题了，其他信号也是没办法稳定。这里单独拿出来，说一下自己的个人见解。2.地一般我们分为机壳地和系统地，机壳地顾名思义就是产品的钣金连接到的地，系统地即是作为整个电路系统的参考平面。3.一般系统地和机壳的实际原则是：机壳地和系统地分割，然后系统地通过磁珠和高压电容单点更多单片机、嵌入式ARM、linux、PCB、FPGA，C语言、Android 、数电模电、cortex-m4、JAVA培训！找姜老师：（同微信），QQ:
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