请问在pcb铺铜时怎么设置问什么此处铺铜与焊盘没有连接，添加与此焊盘相同的网络，铺铜就会打叉，怎样解决？

来源：蜘蛛抓取(WebSpider) 时间：2018-01-23 06:15 标签： ad9 铺铜只铺在板子上
双面PCB顶层需要铺铜么？
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菜鸟菜鸟离线LV2本网技师积分：147|主题：11|帖子：65积分:147LV2本网技师 21:42:43
做了个dc-dc的LED驱动板子，板子左上是MCU，左下是给MCU供电的BUCK电路，右上角是boost的LED恒流 IC，右下是mos，电感等功率器件，DC input在下中，理论上功率部分的电流回路都是靠近input的，不会串到模拟部分造成干扰，但是板子上层走线比较多，铺地的话会分割好多零碎的“地”这样对EMI是不是不好啊？不铺铜散热又没有那么好，而且板子应该没那么好看，纠结啊。。新手跟各位老鸟取经来了，望不吝赐教。
|ht_离线LV10总工程师积分：17041|主题：131|帖子：8070积分:17041LV10总工程师 22:00:23倒数7&个人觉得地线还是要单独走比较好 不要进行大面积的覆地 你最好穿一下你的PCB上来看看 ||
菜鸟菜鸟离线LV2本网技师积分：147|主题：11|帖子：65积分:147LV2本网技师 23:30:26倒数6&地线都用过孔直接接到背面地了。还有请问大师，上层一整层我可否铺铜用来做mos的散热用呢？我用的mos是DPAK封装的，也就是用来全部做D极的散热。 ||
ht_离线LV10总工程师积分：17041|主题：131|帖子：8070积分:17041LV10总工程师 08:38:19倒数2&不要大面积的覆铜，有时会成为一个干扰源，对EMI有影响 ||
lism离线LV6高级工程师积分：967|主题：15|帖子：278积分:967LV6高级工程师 00:13:44倒数5&顶层的铺地安全间距最好设置大点，避免贴片元件生产时候锡渣等短路。 我一般是全部都铺的，1，抗干扰更好 ； 2，听说PCB生产方法是腐蚀的，太多的铜腐蚀掉会造成排放的电解液铜离子更多，造成污染。不知是否如此 ||
菜鸟菜鸟离线LV2本网技师积分：147|主题：11|帖子：65积分:147LV2本网技师 00:29:12倒数4&是有那么回事，就是怕顶层太多“支离破碎”的地反而不好，弄不好还适得其反，大师有没有什么经验么？顶层铺地好像要打很多“补丁”（过孔）使得地完整一些。 ||
ht_离线LV10总工程师积分：17041|主题：131|帖子：8070积分:17041LV10总工程师 08:36:56倒数3&太多的支离破碎的地，从一定程度上也说明了你的布局可能有一些问题，可以重新优化一下布局看看，画一个电路板，布局很重要的工作，布局合理 你走线自然而然就会很轻松。。。 ||
菜鸟菜鸟离线LV2本网技师积分：147|主题：11|帖子：65积分:147LV2本网技师最新回复 10:53:13倒数1&因为需要保证底层地的完整，所以布线能不走底层尽量不走，都在顶层上走线了，所以顶层会因为走线而把顶层的覆铜分割开来，也会造成一些“死铜区域”或者有些区域会比较“细长”怕造成“天线效应”，所以要用GND过孔接到底层地给那个区域回流到底层，我不知道这样做是不是利大于弊，心里没底。还有为了mosfet增加散热面积，是否可以加大D极的覆铜面积呢？D极覆铜面积区域大是不是辐射得厉害？对于boost因为D极电流是变化的，应该会产生次谐波，就是不知道mosfet的D极面积对辐射强度有没有直接关系？心里还是没底。 ||
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Altium Designer 15 铺铜时，与铺铜同网络的焊盘和铺铜的间距比其他的要近，怎么设置？
如题，下图中GND焊盘与铺铜的间距比其他的要近，导致焊接不良，求教怎么设置成一样的间距。
我有更好的答案
Altium Designer 15就是这样的，没有别的方法，我现在使用Altium Designer 15画好之后，再用Altium Designer 10去铺铜
采纳率：40%
的确有些蹊跷的现象……把覆铜属性和Clearance规则发出来看看。
被风吹得烟消云散……··
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