最近在重新学半导体物理，郑重推荐一个神网站，&a href=&//link.zhihu.com/?target=http%3A//www.nanohub.org& class=& external& target=&_blank& rel=&nofollow noreferrer&&&span class=&invisible&&http://www.&/span&&span class=&visible&&nanohub.org&/span&&span class=&invisible&&&/span&&/a& 上面有公开课，各种学习资料，在线仿真工具，其中Alam 老师讲的 ECE606 尤其推荐，全程听下来真的有以前学了假半导体物理的感觉。
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谢谢 &a data-hash=&eadc679d5424& href=&//www.zhihu.com/people/eadc679d5424& class=&member_mention& data-editable=&true& data-title=&@张之诗& data-tip=&p$b$eadc679d5424& data-hovercard=&p$b$eadc679d5424&&@张之诗&/a&，&a data-hash=&8df633ee98c506fb65f5bcc842bff5bd& href=&//www.zhihu.com/people/8df633ee98c506fb65f5bcc842bff5bd& class=&member_mention& data-editable=&true& data-title=&@future energy& data-tip=&p$b$8df633ee98c506fb65f5bcc842bff5bd& data-hovercard=&p$b$8df633ee98c506fb65f5bcc842bff5bd&&@future energy&/a&和 &a data-hash=&74174bd5acdb2a249bc4f1f95e9e063e& href=&//www.zhihu.com/people/74174bd5acdb2a249bc4f1f95e9e063e& class=&member_mention& data-editable=&true& data-title=&@袁霖& data-tip=&p$b$74174bd5acdb2a249bc4f1f95e9e063e& data-hovercard=&p$b$74174bd5acdb2a249bc4f1f95e9e063e&&@袁霖&/a& 的邀请。&br&&br&超导技术和无线输电技术都是非常有前景的，都是电磁学领域极有价值的科技应用。但是二者的技术细节差别较大，并不好做对比。所以我就硕士期间在无线输电领域做了一点点研究抛砖引玉地回答一下无线输电技术，期待有人补充超导技术的各种细节。&br&&br&无线电能传输（Wireless Power Transfer）自20世纪初尼古拉·特斯拉（Nikola Tesla）首次试验以来，已经有了一个多世纪的发展。从年间，特斯拉展开了一系列试验，通过磁感应耦合线圈将交流电无线传输一个很短的距离。图1正是特斯拉试验的一个原理图，通过磁感应耦合，特斯拉成功通过无线电能传输的方式点亮了一只灯泡[1]。&br&&figure&&img src=&https://pic4.zhimg.com/42f352a1fd6fd35ef149f31a650fecb7_b.jpg& data-rawwidth=&950& data-rawheight=&486& class=&origin_image zh-lightbox-thumb& width=&950& data-original=&https://pic4.zhimg.com/42f352a1fd6fd35ef149f31a650fecb7_r.jpg&&&/figure&图1. 特斯拉无线电能传输试验原理图[1]。&br&&br&1901年，特斯拉开始在纽约长岛建造大型高压线圈——沃登克里弗塔，又叫做特斯拉塔，目标是构建全球输电系统的原型，可惜到1904年，他的计划被迫停止，至今也未完成。图2是一张沃登克里弗塔的照片。&br&&figure&&img src=&https://pic1.zhimg.com/42863c9aabe8b9abb5fe9f47caab2914_b.jpg& data-rawwidth=&799& data-rawheight=&878& class=&origin_image zh-lightbox-thumb& width=&799& data-original=&https://pic1.zhimg.com/42863c9aabe8b9abb5fe9f47caab2914_r.jpg&&&/figure&图2. 1904年的沃登克里弗塔[2]。&br&&br&自此以后，无线电能传输的研究开始向两个方向发展：&br&&ol&&li&近场，或者叫做非辐射域。一般认为小于一个波长的距离。&br&&/li&&li&远场，或者叫做辐射域。一般认为大于一个波长的距离。&/li&&/ol&近场方面，无线电能传输的主要实现方式有：磁感应耦合，电容耦合，动磁耦合。远场方面，无线电能传输的主要实现方式有：微波，激光。下面就说一下比较代有表性的磁感应耦合和微波。&br&&br&&ul&&li&磁感应耦合，又分为一般磁感应耦合和共振磁感应耦合。后者较之前者工作在一次侧和二次共同谐振频率上，由于耦合线圈具有很高的Q值，所以在谐振状态下可以实现高效率的感应耦合。此外，二者在工作频率和传输距离上也有一些区别。前者一般工作在Hz~MHz，适用于近距离传输；后者一般工作在MHz~GHz，适用于近距离和中距离传输。对于共振磁感应耦合，最著名的应该是MIT的研究者在2007年这篇paper里所述的工作，他们成功利用共振磁感应耦合的方式点亮了一个8倍于线圈半径的，2米之外的60W灯泡[3]。基于磁感应耦合的无线充电是目前研究最多，应用最广泛的方式，从我们生活中熟悉的电动牙刷，手机，到电动汽车，再到植入人体的医疗设备，无线充电以可以接受的的充电效率和其他众多优势（安全，多设备同时充电，酷炫等等）已经被应用到众多产品中。图3~5分别是磁感应耦合式无线充电实际应用。&/li&&/ul&&figure&&img src=&https://pic2.zhimg.com/a30d948e55ae40eed8b2e1_b.jpg& data-rawwidth=&620& data-rawheight=&324& class=&origin_image zh-lightbox-thumb& width=&620& data-original=&https://pic2.zhimg.com/a30d948e55ae40eed8b2e1_r.jpg&&&/figure&图3. Lumia无线充电座。&br&&br&&figure&&img src=&https://pic2.zhimg.com/ab7293fff2ea630c2b81_b.jpg& data-rawwidth=&624& data-rawheight=&474& class=&origin_image zh-lightbox-thumb& width=&624& data-original=&https://pic2.zhimg.com/ab7293fff2ea630c2b81_r.jpg&&&/figure&图4. 电动汽车无线充电装置。&br&&figure&&img src=&https://pic3.zhimg.com/9d7d10fce9e28c584801afe6_b.jpg& data-rawwidth=&611& data-rawheight=&353& class=&origin_image zh-lightbox-thumb& width=&611& data-original=&https://pic3.zhimg.com/9d7d10fce9e28c584801afe6_r.jpg&&&/figure&&br&图5. Stanford大学研制的可无线充电的植入式医疗设备。尺寸与真实药片的对比[4]。（他们这个工作做得特别的好，链接里面的视频有详细讲解）&br&&br&&ul&&li&微波，具有更好的传输支线性和距离远的特点，通常工作在GHz。基于微波的无线电能传输技术主要考虑应用在太阳能卫星向地面传输能量[5]和小型无人机的供能方面。相关的工作早在1964年美国就通过微波实现了一架悬停于18m高的直升飞机供电。最近又有报道称日本的三菱重工成功两次实现了微波无限电能传输，传输距离达到了500米[6]。&/li&&/ul&&br&对于未来无线电能输电的研究方向，主要有：&br&&ol&&li&进一步提高传输效率。尽管目前磁感应耦合式的无线电能传输效率已经能高达90%，但几乎都是在一次侧与二次侧线圈完全对准并且距离很小的时候的最高效率。如何减小传输效率随线圈距离增加而快速下降？如何实现谐振状态跟踪，使系统谐振状态一直保持不随线圈距离变化而改变？如何设计更高效的线圈？这些都是近几年无线电能传输领域的热点问题。&/li&&li&提高电能传输功率。自从2009年无线充电联盟（&a href=&//link.zhihu.com/?target=http%3A//www.wirelesspowerconsortium.com/cn/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&Wireless Power Consortium&/a&）提出第一版的“Qi”标准以来，低功率5W或以下的磁感应耦合无线充电已经有了统一的标准。直到2013年，该联盟成员已有 145 家公司，包括诺基亚、HTC、三星等。在未来，期待有千瓦级适用于电动汽车的无线充电标准的诞生，这将会是无线充电在电动汽车领域运用的一个新的里程碑。&/li&&li&增加传输距离。Qi标准中的传输距离从5mm到40mm， 对于中等距离的无线电能传输，可以通过加设中继线圈实现，如4线圈系统，甚至是多米勒骨牌式的线圈系统，如图6。&figure&&img src=&https://pic2.zhimg.com/aebe4bf71d09_b.jpg& data-rawwidth=&900& data-rawheight=&672& class=&origin_image zh-lightbox-thumb& width=&900& data-original=&https://pic2.zhimg.com/aebe4bf71d09_r.jpg&&&/figure&图6. 基于多米勒骨牌式的线圈系统的无线电能传输[7]。&/li&&li&对其他物体的监测和屏蔽，减少对其他非接收物体的影响。这一点对于大功率，远距离的无线电能传输尤为重要。&br&&/li&&/ol&&br&总而言之无线电能传输技术作为一种新的电能传输方式，还有许许多多的问题值得去研究。无线电能传输体现了人类对能源高效，灵活，以及在各种环境下使用的追求。也许在未来，人类摆脱了终端设备对导线的依赖，克服了极端环境对传输线的要求，我们的个人设备，智能楼宇，医疗健康器械，都具有了无线充电的方式，我们再也不用为纠缠在一起的各种充电线而烦恼，也不用因有限的充电端口郁闷，我们甚至感受不到电源的存在，再也不用担心忘记充电，因为，电到处都有呀。&br&&br&[1] H. Winfield Secor, ‘‘Tesla apparatus and experiments-how to build both large and small Tesla and Oudin coils and how to carry on spectacular experiments with them,’’ Practical Electrics, Nov. 1921.&br&[2] &a href=&//link.zhihu.com/?target=http%3A//en.wikipedia.org/wiki/Wireless_power& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&Wireless power&/a&&br&[3] Kurs A, Karalis A, Moffatt R, et al. &Wireless power transfer via strongly coupled magnetic resonances&. science, 34): 83-86.&br&[4] &a href=&//link.zhihu.com/?target=http%3A//news.stanford.edu/news/2014/may/electronic-wireless-transfer-051914.html& class=& external& target=&_blank& rel=&nofollow noreferrer&&&span class=&invisible&&http://&/span&&span class=&visible&&news.stanford.edu/news/&/span&&span class=&invisible&&2014/may/electronic-wireless-transfer-051914.html&/span&&span class=&ellipsis&&&/span&&/a&&br&[5] &a href=&//link.zhihu.com/?target=http%3A//en.wikipedia.org/wiki/Space-based_solar_power& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&Space-based solar power&/a&&br&[6] &a href=&//link.zhihu.com/?target=http%3A//news.ifeng.com/a/44247_0.shtml& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&日本两次成功实验无线输电(组图)_凤凰资讯&/a&&br&[7] S. Y. Hui, “Planar Wireless Charging Technology for Portable Electronic Products and Qi,” &i&Proc. IEEE&/i&, vol. 101, no. 6, pp. , Jun. 2013.
的邀请。 超导技术和无线输电技术都是非常有前景的，都是电磁学领域极有价值的科技应用。但是二者的技术细节差别较大，并不好做对比。所以我就硕士期间在无线输电领域做了一点点研究抛砖引玉地回答一下无线输电技术，…
哈哈哈，楼主的问题很有代表性，我也曾为此困惑过。&br&&br&回答这个问题之前需要首先科普一下我国电子和通信的学科划分。教育部规定的电子科学与技术一级学科包含四个二级学科，即：&br&1.电路与系统&br&2.电磁场与微波技术&br&3.微电子与固体电子&br&4.物理电子学&br&&br&通信与信息工程（名字记错了，应该叫信息与通信工程，不过不影响理解，图就不改了）一级学科包含两个二级学科，即：&br&1.通信与信息系统&br&2.信号与信息处理&br&&br&
高校的本科专业名称实际上是在上述学科划分的基础上衍生，但并不是一一对应的关系。在一些综合性大学，往往是通信一级学科开一个本科专业，电子一级学科开一个专业，学习的内容相对宽而浅。但在某些专业性较强的高校，就不太一样了。以电子科技大学为例，上述6个二级学科都是国家重点学科，对应的本科专业分的很细，学习的内容也相对窄而深（现在可能是全且深），题主提到的专业大致分布情况是:&br&&br&1.通信工程（大类招生，未来分流为通信工程、网络工程、物联网工程三个专业）：放在通信学院，对应二级学科为通信与信息系统，偏软件。&br&2.信息工程（已停招）：放在通信学院，对应二级学科为信息与信号处理。&br&3.电子信息工程（大类招生，未来分流为电磁场与无线技术、电子信息工程、信息对抗、电波与天线传播四个专业）：放在电子工程学院，对应二级学科为信息与信号处理、电路与系统、电磁场与微波技术，不软不硬。&br&4.电子科学与技术：放在微电子与固体电子学院，对应二级学科为微电子与固体电子学，偏硬件。&br&5.电子信息科学与技术：放在物理电子学院，对应二级学科为物理电子学，偏硬件。 &br&&br&是不是更晕了？那就上张图吧。图上仅仅是电子科技大学的分类方法，教育部从13年开始逐渐统一了本科招生专业名称，所以还是有一定参考价值。&br&&figure&&img src=&https://pic1.zhimg.com/v2-cac8a7a598_b.jpg& data-rawwidth=&2048& data-rawheight=&1536& class=&origin_image zh-lightbox-thumb& width=&2048& data-original=&https://pic1.zhimg.com/v2-cac8a7a598_r.jpg&&&/figure&对于大部分学校，应该不会同时出现题主提到的专业，可以按一级学科简单分析。&br&对于少数专业性学校，如两电一邮，可以按图上的分类做简单参考。找到大致对应的二级学科，由此分析出区别。&br&&br&一句话总结就是电子偏硬，通信偏软，不同学校之间可能差异较大（参见J.Law的回答），其实EE本科学的东西都差不多，真正偏什么方向取决与你自己。
哈哈哈，楼主的问题很有代表性，我也曾为此困惑过。 回答这个问题之前需要首先科普一下我国电子和通信的学科划分。教育部规定的电子科学与技术一级学科包含四个二级学科，即： 1.电路与系统 2.电磁场与微波技术 3.微电子与固体电子 4.物理电子学 通信与信息…
&p&这个回答的信息量有点大，供参考。&/p&&p&题主的问题是半导体制造的制程节点，那么也就是指所谓&XXnm&的节点的意思。这里面有多方面的问题，一是制造工艺和设备，一是晶体管的架构、材料。前者我完全不懂，所以不来献丑，后者有不少涉及到一些比较常识的问题，所以可以写一点，供大家参考指正。还有，晶体管的制造只是前端而已，集成电路的后端，包括互联等等，也是每个技术节点都会进步的一大课题，这部分我也完全不懂，所以不涉及。&/p&&p&下面的答案里仅仅讨论晶体管制造的技术节点。&/p&&p&首先回答技术节点的意思是什么。常听说的，诸如，台积电16nm工艺的Nvidia GPU、英特尔14nm工艺的i5，等等，这个长度的含义，具体的定义需要详细的给出晶体管的结构图才行，简单地说，在早期的时候，可以姑且认为是相当于晶体管的尺寸。&/p&&p&为什么这个尺寸重要呢？因为晶体管的作用，简单地说，是把电子从一端(S)，通过一段沟道，送到另一端(D)，这个过程完成了之后，信息的传递就完成了。因为电子的速度是有限的，在现代晶体管中，一般都是以饱和速度运行的，所以需要的时间基本就由这个沟道的长度来决定。越短，就越快。这个沟道的长度，和前面说的晶体管的尺寸，大体上可以认为是一致的。但是二者有区别，沟道长度是一个晶体管物理的概念，而用于技术节点的那个尺寸，是制造工艺的概念，二者相关，但是不相等。&/p&&p&在微米时代，一般这个技术节点的数字越小，晶体管的尺寸也越小，沟道长度也就越小。但是在22nm节点之后，晶体管的实际尺寸，或者说沟道的实际长度，是长于这个数字的。比方说，英特尔的14nm的晶体管，沟道长度其实是20nm左右。&/p&&p&这里就涉及到三个问题：&/p&&p&第一，为什么要把晶体管的尺寸缩小？以及是按照怎样的比例缩小的？这个问题就是在问，缩小有什么好处？&/p&&p&第二，为什么技术节点的数字不能等同于晶体管的实际尺寸？或者说，在晶体管的实际尺寸并没有按比例缩小的情况下，为什么要宣称是新一代的技术节点？这个问题就是在问，缩小有什么技术困难？&/p&&p&第三，具体如何缩小？也就是，技术节点的发展历程是怎样的？在每一代都有怎样的技术进步？这也是题主所提的真正的问题。在这里我特指晶体管的设计和材料，前面已经说明过了。&/p&&p&下面尽我所能来回答，欢迎指正。&/p&&p&------------------------------------------------------------------------&/p&&p&第一个问题，一部分的答案已经说了，因为越小就越快。这个快是可以直接翻译为基于晶体管的集成电路芯片的性能上去的。下面以微处理器CPU为例，首先上图，来源是&a href=&//link.zhihu.com/?target=https%3A//www.karlrupp.net/-years-of-microprocessor-trend-data/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&40 Years of Microprocessor Trend Data&/a&&/p&&figure&&img src=&https://pic2.zhimg.com/v2-95e69e10eec1c6d785ccf6ee282ee5c5_b.png& data-rawwidth=&625& data-rawheight=&429& class=&origin_image zh-lightbox-thumb& width=&625& data-original=&https://pic2.zhimg.com/v2-95e69e10eec1c6d785ccf6ee282ee5c5_r.png&&&/figure&&br&&p&这张图的信息量很大，这里相关的是绿色的点，代表CPU的时钟频率，越高当然越快。可以看出直到2004年左右，CPU的时钟频率基本是指数上升的，背后的主要原因就是晶体管的尺寸缩小。&/p&&p&另外一个重要的原因是，尺寸缩小之后，集成度（单位面积的晶体管数量）提升，这有多个好处，一来可以增加芯片的功能，二来更重要的是，根据摩尔定律，集成度提升的直接结果是成本的下降。这也是为什么半导体行业50年来如一日地追求摩尔定律的原因，因为如果达不到这个标准，你家的产品成本就会高于能达到这个标准的对手，你家就倒闭了。&/p&&p&还有一个原因是晶体管缩小可以降低单个晶体管的功耗，因为缩小的规则要求，同时会降低整体芯片的供电电压，进而降低功耗。&/p&&p&但是有一个重要的例外，就是从物理原理上说，单位面积的功耗并不降低。因此这成为了晶体管缩小的一个很严重的问题，因为理论上的计算是理想情况，实际上，不仅不降低，反而是随着集成度的提高而提高的。在2000左右的时候，人们已经预测，根据摩尔定律的发展，如果没有什么技术进步的话，晶体管缩小到2010左右时，其功耗密度可以达到火箭发动机的水平，这样的芯片当然是不可能正常工作的。即使达不到这个水平，温度太高也会影响晶体管的性能。&/p&&p&事实上，业界现在也没有找到真正彻底解决晶体管功耗问题的方案，实际的做法是一方面降低电压（功耗与电压的平方成正比），一方面不再追求时钟频率。因此在上图中，2005年以后，CPU频率不再增长，性能的提升主要依靠多核架构。这个被称作“功耗墙”，至今仍然存在，所以你买不到5GHZ的处理器，4G的都几乎没有。&/p&&p&以上是三个缩小晶体管的主要诱因。可以看出，都是重量级的提升性能、功能、降低成本的方法，所以业界才会一直坚持到现在。&/p&&p&那么是怎样缩小的呢？物理原理是恒定电场，因为晶体管的物理学通俗的说，是电场决定的，所以只要电场不变，晶体管的模型就不需要改变，这种方式被证明效果最佳，被称为Dennard Scaling，提出者是IBM。&/p&&p&电场等于电压除以尺寸。既然要缩小尺寸，就要等比降低电压。&/p&&p&如何缩小尺寸？简单粗暴：将面积缩小到原来的一半就好了。面积等于尺寸的平方，因此尺寸就缩小大约0.7。如果看一下晶体管技术节点的数字：&/p&&p&130nm 90nm 65nm 45nm 32nm 22nm 14nm 10nm 7nm (5nm)&/p&&p&会发现是一个大约为0.7为比的等比数列，就是这个原因。当然，前面说过，在现在，这只是一个命名的习惯，跟实际尺寸已经有差距了。
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第二个问题，为什么现在的技术节点不再直接反应晶体管的尺寸呢？&/p&&p&原因也很简单，因为无法做到这个程度的缩小了。有三个原因是主要的：&/p&&p&首先，原子尺度的计量单位是埃，为0.1nm。&/p&&p&10nm的沟道长度，也就只有不到100个硅原子而已。晶体管本来的物理模型这样的：用量子力学的能带论计算电子的分布，但是用经典的电流理论计算电子的输运。电子在分布确定之后，仍然被当作一个粒子来对待，而不是考虑它的量子效应。因为尺寸大，所以不需要。但是越小，就越不行了，就需要考虑各种复杂的物理效应，晶体管的电流模型也不再适用。&/p&&p&其次，即使用经典的模型，性能上也出了问题，这个叫做短沟道效应，其效果是损害晶体管的性能。&/p&&p&短沟道效应其实很好理解，通俗地讲，晶体管是一个三个端口的开关。前面已经说过，其工作原理是把电子从一端(源端）弄到另一端(漏端），这是通过沟道进行的，另外还有一个端口（栅端）的作用是，决定这条沟道是打开的，还是关闭的。这些操作都是通过在端口上加上特定的电压来完成的。&/p&&p&晶体管性能依赖的一点是，必须要打得开，也要关得紧。短沟道器件，打得开没问题，但是关不紧，原因就是尺寸太小，内部有很多电场上的互相干扰，以前都是可以忽略不计的，现在则会导致栅端的电场不能够发挥全部的作用，因此关不紧。关不紧的后果就是有漏电流，简单地说就是不需要、浪费的电流。&/p&&p&这部分电流可不能小看，因为此时晶体管是在休息，没有做任何事情，却在白白地耗电。目前，集成电路中的这部分漏电流导致的能耗，已经占到了总能耗的接近半数，所以也是目前晶体管设计和电路设计的一个最主要的目标。&/p&&p&最后，制造工艺也越来越难做到那么小的尺寸了。&/p&&p&决定制造工艺的最小尺寸的东西，叫做光刻机。它的功能是，把预先印制好的电路设计，像洗照片一样洗到晶片表面上去，在我看来就是一种bug级的存在，因为吞吐率非常地高。否则那么复杂的集成电路，如何才能制造出来呢？比如英特尔的奔腾4处理器，据说需要30多还是40多张不同的设计模板，先后不断地曝光，才能完成整个处理器的设计的印制。&/p&&p&但是光刻机，顾名思义，是用光的，当然不是可见光，但总之是光。&/p&&p&而稍有常识就会知道，所有用光的东西，都有一个本质的问题，就是衍射。光刻机不例外。&/p&&p&因为这个问题的制约，任何一台光刻机所能刻制的最小尺寸，基本上与它所用的光源的波长成正比。波长越小，尺寸也就越小，这个道理是很简单的。&/p&&p&目前的主流生产工艺采用荷兰艾斯摩尔生产的步进式光刻机，所使用的光源是193nm的氟化氩(ArF)分子振荡器（这个名称记不清了）产生的，被用于最精细的尺寸的光刻步骤。&/p&&p&相比之下，目前的最小量产的晶体管尺寸是20nm (14nm node)，已经有了10倍以上的差距。&/p&&p&有人问为何没有衍射效应呢？答案是业界十多年来在光刻技术上投入了巨资，先后开发了各种魔改级别的暴力技术，诸如浸入式光刻（把光程放在某种液体里，因为光的折射率更高，而最小尺寸反比于折射率）、相位掩模（通过180度反向的方式来让产生的衍射互相抵消，提高精确度），等等，可歌可泣，就这样一直撑到了现在，支持了60nm以来的所有技术节点的进步。&/p&&p&那又有人问，为何不用更小波长的光源呢？答案是，工艺上暂时做不到。&/p&&p&是的，高端光刻机的光源，是世界级的工业难题。&/p&&p&以上就是目前主流的深紫外曝光技术(DUV)。业界普遍认为，7nm技术节点是它的极限了，甚至7nm都不一定能够做到量产。下一代技术仍然在开发之中，被称为极紫外(EUV)，其光源降到了13nm。但是别高兴地太早，因为在这个波长，已经没有合适地介质可以用来折射光，构成必须的光路了，因此这个技术里面的光学设计，全部是反射，而在如此高的精度下，设计如此复杂的反射光路，本身就是难以想象的技术难题。&/p&&p&这还不算（已经能克服了），最难的还是光源，虽然可以产生所需的光线，但是强度远低于工业生产的需求，造成EUV光刻机的晶圆产量达不到要求，换言之拿来用就会赔本。一台这种机器，就是上亿美元。所以EUV还属于未来。&/p&&p&有以上三个原因，其实很早开始就导致晶体管的尺寸缩小进入了深水区，越来越难，到了22nm之后，已经无法做大按比例缩小了，因此就没有再追求一定要缩小，反而是采用了更加优化的晶体管设计，配合上CPU架构上的多核多线程等一系列技术，继续为消费者提供相当于更新换代了的产品性能。&/p&&p&因为这个原因，技术节点的数字仍然在缩小，但是已然不再等同于晶体管的尺寸，而是代表一系列构成这个技术节点的指标的技术和工艺的总和。
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第三个问题，技术节点的缩小过程中，晶体管的设计是怎样发展的。&/p&&p&首先搞清楚，晶体管设计的思路是什么。主要的无非两点：第一提升开关响应度，第二降低漏电流。&/p&&p&为了讲清楚这个问题，最好的方法是看图。晶体管物理的图，基本上搞清楚一张就足够了，就是漏电流-栅电压的关系图，比如下面这种：&/p&&figure&&img src=&https://pic2.zhimg.com/v2-75ca1ffaee9_b.jpg& data-rawwidth=&446& data-rawheight=&279& class=&origin_image zh-lightbox-thumb& width=&446& data-original=&https://pic2.zhimg.com/v2-75ca1ffaee9_r.jpg&&&/figure&&p&横轴代表栅电压，纵轴代表漏电流，并且纵轴一般是对数坐标。&/p&&p&前面说过，栅电压控制晶体管的开关。可以看出，最好的晶体管，是那种能够在很小的栅电压变化内，一下子就从完全关闭（漏电流为0），变成完全打开（漏电流达到饱和值），也就是虚线。这个性质有多方面的好处，接下来再说。&/p&&p&显然这种晶体管不存在于这个星球上。原因是，在经典的晶体管物理理论下，衡量这个开关响应能力的标准，叫做Subthreshold Swing(SS，不是党卫军...），有一个极限值，约为60，背后的原因就不细说了。&/p&&p&英特尔的数据上，最新的14nm晶体管，这个数值大概是70左右（越低越好）。&/p&&p&并且，降低这个值，和降低漏电流、提升工作电流（提高速度）、降低功耗等要求，是等同的，因为这个值越低，在同样的电压下，漏电流就越低。而为了达到同样的工作电流，需要的电压就越低，这样等同于降低了功耗。所以说这个值是晶体管设计里面最重要的指标，不过分。&/p&&p&围绕这个指标，以及背后的晶体管性能设计的几个目标，大家都做了哪些事情呢？&/p&&p&先看工业界，毕竟实践是检验真理的唯一标准。下面是我的记忆，和节点的对应不一定完全准确，但具体的描述应该没错：&/p&&p&65nm 引入Ge strained的沟道。&/p&&p&strain我不知道如何翻译成中文词汇，但是其原理是通过在适当的地方掺杂一点点的锗到硅里面去，锗和硅的晶格常数不同，因此会导致硅的晶格形状改变，而根据能带论，这个改变可以在沟道的方向上提高电子的迁移率，而迁移率高，就会提高晶体管的工作电流。而在实际中，人们发现，这种方法对于空穴型沟道的晶体管(pmos)，比对电子型沟道的晶体管(nmos)，更加有效。&/p&&p&45nm 引入了高k值绝缘层/金属栅极的配置。&/p&&p&这个也是一个里程碑的成果，我在念书的时候曾经有一位帮他搬过砖的教授，当年是在英特尔开发了这项技术的团队的主要成员之一，因此对这一点提的特别多，耳濡目染就记住了。&/p&&p&这是两项技术，但其实都是为了解决同一个问题：在很小的尺寸下，如何保证栅极有效的工作。&/p&&p&前面没有细说晶体管的结构，下面补一张图：&/p&&figure&&img src=&https://pic1.zhimg.com/be3d2556f12c_b.png& data-rawwidth=&2000& data-rawheight=&1200& class=&origin_image zh-lightbox-thumb& width=&2000& data-original=&https://pic1.zhimg.com/be3d2556f12c_r.png&&&/figure&&br&&p&这是一个最基本的晶体管的结构示意图，现在的晶体管早就不长这样了，但是任何半导体物理都是从这儿开始讲起的，所以这是“标配版”的晶体管，又被称为体硅(bulk)晶体管。&/p&&p&gate就是栅。&/p&&p&其中有一个oxide，绝缘层，前面没有提到，但是却是晶体管所有的构件中，最关键的一个。它的作用是隔绝栅极和沟道。因为栅极开关沟道，是通过电场进行的，电场的产生又是通过在栅极上加一定的电压来实现的，但是欧姆定律告诉我们，有电压就有电流。如果有电流从栅极流进了沟道，那么还谈什么开关？早就漏了。&/p&&p&所以需要绝缘层。为什么叫oxide(or &dielectric&)而不叫insulator呢？因为最早的绝缘层就是和硅非常自然地共处的二氧化硅，其相对介电常数（衡量绝缘性的，越高，对晶体管性能来说，越好）约是3.9。一个好的绝缘层是晶体管的生命线，这个“好”的定义在这里不多说了，但是要说明，硅天然就具有这么一个性能超级好的绝缘层，对于半导体工业来说，是一件有历史意义的幸运的事情。有人曾经感慨，说上帝都在帮助人类发明集成电路，首先给了那么多的沙子（硅晶圆的原料），又给了一个完美的自然绝缘层。所以至今，硅极其难被取代，一个重要原因就是，作为制造晶体管的材料，其综合性能太完美了。&/p&&p&二氧化硅虽好，在尺寸缩小到一定限度时，也出现了问题。别忘了缩小的过程中，电场强度是保持不变的，在这样的情况下，从能带的角度看，因为电子的波动性，如果绝缘层很窄很窄的话，那么有一定的几率电子会发生隧穿效应而越过绝缘层的能带势垒，产生漏电流。可以想象为穿过一堵比自己高的墙。这个电流的大小和绝缘层的厚度，以及绝缘层的“势垒高度”，成负相关。因此厚度越小，势垒越低，这个漏电流越大，对晶体管越不利。&/p&&p&但是在另一方面，晶体管的开关性能、工作电流等等，都需要拥有一个很大的绝缘层电容。实际上，如果这个电容无限大的话，那么就会达到理想化的60的那个SS指标。这里说的电容都是指单位面积的电容。这个电容等于介电常数除以绝缘层的厚度。显然，厚度越小，介电常数越大，对晶体管越有利。&/p&&figure&&img src=&https://pic2.zhimg.com/v2-ee0b2b1eb1bb7c3410d75_b.png& data-rawwidth=&510& data-rawheight=&490& class=&origin_image zh-lightbox-thumb& width=&510& data-original=&https://pic2.zhimg.com/v2-ee0b2b1eb1bb7c3410d75_r.png&&&/figure&&p&（来源：&a href=&//link.zhihu.com/?target=http%3A//www2.ece.ohio-state.edu/%7Eberger/press/2007oct_spectrum_chau_intel_high-k_solution.pdf& class=& external& target=&_blank& rel=&nofollow noreferrer&&&span class=&invisible&&http://&/span&&span class=&visible&&www2.ece.ohio-state.edu&/span&&span class=&invisible&&/~berger/press/2007oct_spectrum_chau_intel_high-k_solution.pdf&/span&&span class=&ellipsis&&&/span&&/a&）&/p&&p&那么可以看出，这里已经出现了一对设计目标上的矛盾，那就是绝缘层的厚度要不要继续缩小。实际上在这个节点之前，二氧化硅已经缩小到了不到两个纳米的厚度，也就是十几个原子层的厚度，漏电流的问题已经取代了性能的问题，成为头号大敌。&/p&&p&于是聪明绝顶的人类开始想办法。人类很贪心的，既不愿意放弃大电容的性能增强，又不愿意冒漏电的风险。于是人类说，如果有一种材料，介电常数很高，同时能带势垒也很高，那么是不是就可以在厚度不缩小的情况下（保护漏电流），继续提升电容（提高开关性能）呢？&/p&&figure&&img src=&https://pic1.zhimg.com/v2-242e437ff2b13f1dffd0_b.png& data-rawwidth=&1271& data-rawheight=&403& class=&origin_image zh-lightbox-thumb& width=&1271& data-original=&https://pic1.zhimg.com/v2-242e437ff2b13f1dffd0_r.png&&&/figure&&br&&p&（来源: &a href=&//link.zhihu.com/?target=http%3A//www.iwailab.ep.titech.ac.jp/pdf/iwaironbun/0801IIT-B_talk.pdf& class=& external& target=&_blank& rel=&nofollow noreferrer&&&span class=&invisible&&http://www.&/span&&span class=&visible&&iwailab.ep.titech.ac.jp&/span&&span class=&invisible&&/pdf/iwaironbun/0801IIT-B_talk.pdf&/span&&span class=&ellipsis&&&/span&&/a&）&/p&&p&于是大家就开始找，用几乎暴力的方法，找了许多种奇奇怪怪的材料，终于最后经过验证，确定使用一种名为HfO2的材料。这个元素我以前听都没有听过，中文念什么我都说不上来。就是这么牛。这个就叫做high-k，这里的k是相对介电常数（相对于二氧化硅的而言）。&/p&&p&当然，这个工艺的复杂程度，远远超过这里描述的这么简单。具备high-k性质的材料很多，但是最终被采用的材料，一定要具备许多优秀的电学性质，因为二氧化硅真的是一项非常完美的晶体管绝缘层材料，而且制造工艺流程和集成电路的其它制造步骤可以方便地整合，所以找到这样一项各方面都符合半导体工艺制造的要求的高性能绝缘层材料，是一件了不起的工程成就。&/p&&p&至于金属栅，是与high-k配套的一项技术。在晶体管的最早期，栅极是用铝制作，后来经过发展，改用重掺杂多晶硅制作，因为工艺简单，性能好。到了high-k这里，大家发现，high-k材料有两个副作用，一是会莫名其妙地降低工作电流，二是会改变晶体管的阈值电压。阈值电压就是把晶体管的沟道打开所需要的最小电压值，这个值是非常重要的晶体管参数。&/p&&p&这个原理不细说了（其实是说不清楚才对吧哈哈...?），主要原因是，high-k材料会降低沟内的道载流子迁移率，并且影响在界面上的费米能级的位置。载流子迁移率越低，工作电流就越低，而所谓的费米能级，是从能带论的图像上来解释半导体电子分布的一种分析方法，简单地说，它的位置会影响晶体管的阈值电压。这两个问题的产生，都和high-k材料内部的偶极子分布有关。偶极子是一端正电荷一端负电荷的一对电荷系统，可以随着外加电场的方向而改变自己的分布，high-k材料的介电常数之所以高的原因，就跟内部的偶极子有很大关系。所以这是一把双刃剑。&/p&&p&于是人类又想，就想到了用金属做栅极，因为金属的自由电荷浓度极高（超过10^20），而且有镜像电荷效应，可以中和掉high-k材料的绝缘层里的偶极子对沟道和费米能级的影响。这样一来就两全其美啦：&/p&&figure&&img src=&https://pic1.zhimg.com/v2-4d01b30e7aca4a5899850_b.png& data-rawwidth=&1323& data-rawheight=&576& class=&origin_image zh-lightbox-thumb& width=&1323& data-original=&https://pic1.zhimg.com/v2-4d01b30e7aca4a5899850_r.png&&&/figure&&br&&br&&p&（来源：R. Chau, et al., “Application of high-κ gate dielectrics and metal gate electrodes to
enable silicon and non-silicon logic nanotechnology,” Microelectron. Eng., vol. 80, pp. 1–
6, Jun. 2005）&/p&&p&至于这种或这几种金属究竟是什么，很抱歉，除了掌握技术的那几家企业之外，外界没有人知道，是商业机密。&/p&&p&-------------------------------------------------------
有知友补充到，这种金属是钨，我有查阅到资料也提到是钨；钨本身也用在后端的via中；
但是在这个问题上我有些保留，主要原因是四点，第一我自己上课的时候，有多位教授都明确提到过，关于这个metal gate的资料外界知之甚少，至少他们自己不知道，或因为某种原因而不愿意说；第二，从原理上说，对于NMOS和PMOS，因为所需的功函数是不一样的，所以单一的一种金属无论如何是不可能满足整个的high-k工艺的需求，即使确实是钨，也需要进行work function engineering；第三也有很多资料提到了别的材料，譬如说TiN 系列作为metal gate(&a href=&//link.zhihu.com/?target=http%3A//ieeexplore.ieee.org/abstract/document/6472749/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&Study of High-k/Metal-Gate Work-Function Variation Using Rayleigh Distribution&/a&
最后第四，或许也是最令人疑惑的，就是在我查阅过的资料中，虽然Intel很早就说使用了HfO2作为high-k材料，但是Intel自己却没有透露这种或这几种金属是什么，譬如它在2008年发表的iedm的文章，
&a href=&//link.zhihu.com/?target=http%3A//download.intel.com/pressroom/kits/advancedtech/pdfs/Natarajan_iedm_2008_text.pdf& class=& external& target=&_blank& rel=&nofollow noreferrer&&&span class=&invisible&&http://&/span&&span class=&visible&&download.intel.com/pres&/span&&span class=&invisible&&sroom/kits/advancedtech/pdfs/Natarajan_iedm_2008_text.pdf&/span&&span class=&ellipsis&&&/span&&/a&，
没有提及具体的材料，而是以&metal gate&作为代称。Mark Bohl在2007年发表的文章中，也明确说到如下的信息：&/p&&p&“Because the electrical characteristics of the gates of NMOS and PMOS transistors are different, they actually needed not one metal but two—one for NMOS and one for PMOS.”&/p&&p&“But by themselves, none had exactly the work function of the doped silicon, so we had to learn to change the work function of metals to suit our needs.”&/p&&p&“We cannot disclose the exact makeup of our metal layers, because after all, the IC industry is very competitive!”&/p&&p&（来源：&a href=&//link.zhihu.com/?target=http%3A//www2.ece.ohio-state.edu/%7Eberger/press/2007oct_spectrum_chau_intel_high-k_solution.pdf& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&http://spectrum.ieee.org/semiconductors/design/the-highk-solution&/a&）&/p&&p&更新的资料中，似乎也没有找到相关的信息，而是多以WFM (work function metal)作为指代。虽然在研究界有过关于W、TiN等多种材料的不少研究论文发表，但是我自己是无力确认关于这个metal gate材料的信息来源是什么。因为本人并不从事晶体管制造或设计的研究工作，无力回答这个问题。因此希望能有知情的知友进行补充，并且提供来源。
-------------------------------------------------------&/p&&p&于是摩尔定律再次胜利。&/p&&p&32nm 第二代的high-k绝缘层/金属栅工艺。&/p&&p&因为45nm英特尔取得了巨大的成功（在很多晶体管、微处理器的发展图上，45nm这一代的晶体管，会在功耗、性能等方面突然出现一个较大的进步折线），32nm时候继续在基础上改换更好的材料，继续了缩小尺寸的老路。当然，前代的Ge strain工艺也是继续使用的。&/p&&p&22nm FinFET（英特尔成为Tri-gate），三栅极晶体管。&/p&&p&这一代的晶体管，在架构上进行了一次变革。变革的最早设计可以追溯到伯克利的胡正明教授2000左右提出的三栅极和环栅晶体管物理模型，后来被英特尔变为了现实。&/p&&figure&&img src=&https://pic1.zhimg.com/v2-bb37dc31af2b1355bb30ec_b.png& data-rawwidth=&220& data-rawheight=&143& class=&content_image& width=&220&&&/figure&&p&FinFET 一般模型长这样。它的实质上是增加了一个栅极。&/p&&p&为什么要这么做呢？直观地说，如果看回前面的那张“标配版”的晶体管结构图的话，在尺寸很短的晶体管里面，因为短沟道效应，漏电流是比较严重的。而大部分的漏电流，是通过沟道下方的那片区域流通的。沟道在图上并没有标出来，是位于氧化绝缘层以下、硅晶圆表面的非常非常薄（一两个纳米）的一个窄窄的薄层。沟道下方的区域被称为耗尽层，就是大部分的蓝色区域。&/p&&p&于是有人就开始想啊，既然电子是在沟道中运动，那么我为何非要在沟道下面留有这么一大片耗尽层呢？当然这是有原因的，因为物理模型需要这片区域来平衡电荷。但是在短沟道器件里面，没有必要非要把耗尽层和沟道放在一起，等着漏电流白白地流过去。&/p&&p&于是有人（IBM）开了一个脑洞：把这部分硅直接拿掉，换成绝缘层，绝缘层下面才是剩下的硅，这样沟道就和耗尽层分开了，因为电子来源于两极，但是两极和耗尽层之间，被绝缘层隔开了，这样除了沟道之外，就不会漏电啦。比如这样：&/p&&figure&&img src=&https://pic1.zhimg.com/v2-3c7d15edcfa_b.jpg& data-rawwidth=&600& data-rawheight=&188& class=&origin_image zh-lightbox-thumb& width=&600& data-original=&https://pic1.zhimg.com/v2-3c7d15edcfa_r.jpg&&&/figure&&br&&p&这个叫做SOI（绝缘层上硅），虽然没有成为主流，但是因为有其优势，所以现在还有制造厂在搞。&/p&&p&于是有人（英特尔）又想了，既然都是拿掉耗尽层的硅，插入一层氧化层，那么为什么非要放上一堆没用的硅在下面，直接在氧化层底下，再弄一个栅极，两边夹着沟道，岂不是更爽？你看你IBM，就是没雄心。&/p&&p&但是英特尔还觉得不够，又想，既然如此，有什么必要非得把氧化层埋在硅里面？我把硅弄出来，周围三明治一样地包裹上绝缘层，外面再放上栅极，岂不是爽爆？&/p&&figure&&img src=&https://pic2.zhimg.com/v2-bcdbefa6ea6d_b.jpg& data-rawwidth=&595& data-rawheight=&493& class=&origin_image zh-lightbox-thumb& width=&595& data-original=&https://pic2.zhimg.com/v2-bcdbefa6ea6d_r.jpg&&&/figure&&br&&p&于是就有了FinFET，上面这种。FinFET牛逼的地方在于，不仅大大降低了漏电流，而且因为有多一个栅极，这两个栅极一般都是连在一起的，因此等于大大地增加了前面说过的那个绝缘层电容，也就是大大地提升了晶体管的开关性能。所以又是一次革命式的进步。&/p&&p&这个设计其实不难想到，难的是，能够做到。为什么呢？因为竖起来的那一部分硅，也就是用作沟道的硅，太薄了，只有不到10个纳米，不仅远小于晶体管的最小尺寸，也远小于最精密的光刻机所能刻制的最小尺寸。于是如何把这个Fin给弄出来，还得弄好，成了真正的难题。&/p&&p&英特尔的做法是很聪明的，解释起来需要很多张工艺流程图，不多说，但是基本原理是，这部分硅不是光刻出来的，而是长出来的。它先用普通精度的光刻刻出一堆“架子，然后在沉淀一层硅，在架子的边缘就会长出一层很薄的硅，然后再用选择性的刻蚀把多余的材料弄走，剩下的就是这些立着的、超薄的硅fin了。当时我听说这套方法的时候，彻底跪了，这智商太碾压人了。&/p&&p&-----------------------------------------------
（因为有知友问到，制作FinFET的工艺流程具体是怎样的。之前说过了，笔者并非这方面的专家，所知有限。尽所能查阅了一些资料之后，把相关的一些信息整理在下面，供大家参考）&/p&&p&在2016年8月的这篇访谈中，Intel的Mark Bohl (Senior fellow and director of process architecture and integration)谈到了Intel的FinFET技术，以及对于10nm制程的技术展望。在其中，他提到Intel将会继续使用SADP (Self-Aligned Double Patterning)工艺。&/p&&p&下面这篇论文则概述了fin patterning的一些信息，其中也提到了SADP工艺：
&a href=&//link.zhihu.com/?target=http%3A//spie.org/Publications/Proceedings/Paper/10.0605& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&Patterning challenges in advanced device architectures: FinFETs to nanowires&/a&&/p&&p&（fin pitch : 48nm @14 36nm (and below) @10nm node）&/p&&p&Double Patterning是可以提高光刻最小精度的，是目前主流采用的一种技术，有很多个版本。它的原理是这样的，譬如说，Intel是采用193nm的浸入式光刻来处理最高精度需求的步骤，这个技术的最小尺寸大约是80~90nm之间。如果使用Double Patterning的话呢，则可以将这个精度提高到约40nm左右。这个在原理上是很容易理解的，如果先pattern一批80nm精度的图样，然后再交错着pattern一批80nm精度的图样，在两次光刻之后，图样的精度，以pitch来衡量的话，就会是原来的精度的一半。这个过程在维基百科中就有说明，大家可以直接查阅&a href=&//link.zhihu.com/?target=https%3A//en.wikipedia.org/wiki/Multiple_patterning& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&Multiple patterning&/a&。&/p&&p&Self-Aligned Double Patterning是其中的一种技术，它只需要一次光刻步骤就能完成，而且从原理上说，是可以用来制作fin的（制作fin的这个步骤叫做active fin formation）。我在上一些相关的器件和工艺课程的时候，自己的教授也有提到这个工艺是被用来制作fin的。但是在这方面，我并没有找到直接的资料，来自Intel 或别的几个大厂，来说明自己的active fin formation具体是怎么做的，因此这只能算是一个合理的猜测：&/p&&figure&&img src=&https://pic1.zhimg.com/v2-862ee3e0d5c2d7bd85a716c44eee05dc_b.jpg& data-rawwidth=&393& data-rawheight=&576& class=&content_image& width=&393&&&/figure&&br&&p&在这个过程中，首先会沉积一层hard mask，又被称作mandral的材料，比如说Si3N4之类的。这层材料以普通精度的光刻进行pattern。mandral在被pattern之后，就被称作spacer。然后再生长一层绝缘层材料，譬如二氧化硅，被称作film。可以通过控制这个生长过程的时间，来控制最终的fin的厚度W。然后对film进行刻蚀，将所有水平方向的材料刻蚀掉，只剩下沿着spacer的边缘所生长出来的那部分，之后再以选择性的刻蚀将spacer材料移除，只剩下这层sidewall film。最后就是对底下的硅材料进行刻蚀，这样相当于是以这层film做了mask。&/p&&p&在接下来，为了保证isolation，还需要再生长一层绝缘材料二氧化硅，这个步骤要求很高，因为fin和fin之间的那段空间，高宽比是很大的，需要让二氧化硅完全填充这个空隙，所以这个步骤被称作conformal coating。显然这个步骤之后，硅片的表面是不平整的，因此需要进行一次CMP (Chemical Mechanical Polishing)，就是通过添加一定的研磨剂，用机械研磨的方式将整个晶圆的表面给弄平整。&/p&&p&最后就是再对二氧化硅材料进行一次刻蚀，通过控制这次刻蚀的时间，可以控制露出来的fin的高度H。在这个fin上面，再用ALD (Atomic Layer Deposition)等步骤沉积high-k材料等栅极的stack，就基本完成了这部分的制作。&/p&&p&上面这个工艺确实是存在的，也是被采用的，然而关于它有一个问题，就是我所能找到的资料，似乎显示这个工艺是被IBM、三星这系列的厂，用在SOI的finfet上面。前面提到过SOI的概念，这里应该补充一下，其实SOI和finfet并不是两种对立的技术，之前的比较，只是为了方便从晶体管物理的角度解释两种技术的思路是什么。finfet也是可以制作在SOI晶圆上面的，这是三星它们的做法。&/p&&p&但是Intel似乎并没有采用这种做法，出于成本的考虑(SOI晶圆比较贵)，Intel使用的是bulk finfet，沟道底下是没有埋绝缘层的。那么在这个制程下面，active fin formation是否也是用SADP这样的工艺制备的，我没有找到直接的资料证据。&/p&&p&虽然在前面的采访和一些报道中，Intel普遍提到自己是用了SADP的工艺，但是这个工艺并不限于制作fin，也可以用在制作栅极的pattern以及后端的via, interconnect上面，因此我不能确定Intel 是怎么做的。&/p&&p&最后给出去年12月，三星在IEDM上发表的自己最新的7nm工艺的晶体管的报告中的几张图，概述了三星\IBM（这俩是一家人...）这个系列的工艺制程的思路，它们是这样考虑的：&/p&&figure&&img src=&https://pic2.zhimg.com/v2-f807ee1f3ebc_b.png& data-rawwidth=&395& data-rawheight=&263& class=&content_image& width=&395&&&/figure&&p&可以看到三星指出是用SAQP(self-aligned quadruple patterning, 和SADP流程基本一样，而又增加了一次光刻，因此最小尺寸进一步缩小 )来进行7nm fin制备，如下：&/p&&figure&&img src=&https://pic1.zhimg.com/v2-62e8df71cce73eb3dafd290_b.png& data-rawwidth=&380& data-rawheight=&365& class=&content_image& width=&380&&&/figure&&br&&p&它也提到了整个流程，可是我自己完全看不懂@_@ &/p&&figure&&img src=&https://pic4.zhimg.com/v2-9d28cc012164afbbcb916c8abbf330eb_b.png& data-rawwidth=&367& data-rawheight=&372& class=&content_image& width=&367&&&/figure&&p&台积电在同一个会议中也发表了7nm，但是语焉不详。Intel则没有发表。在Intel前年发表的14nm晶体管的文章中，同样只是一句话提到使用了SADP工艺，但是并没有像三星这样细致地说明工艺步骤，而是直接开始讲晶体管的性能，所以在这方面的信息很少。&/p&&p&需要说明一下，无论是哪个工艺，其实一开始都不是这些公司自己发明的，譬如说，胡正明教授就曾经发表过SADP相关的文章，那是早在2006年finfet出来之前多年。这些公司看重了某个工艺的前景(能不能scale，成本问题，等等)，然后将它整合到自己积累多年的制作流程中去，推出新一个节点的制程。因为完成一个工艺的设备的成本是极其高昂的，所以往往需要提前多年就做好规划。&/p&&p&以上是补充的一点点信息，再次强调，笔者并非工艺方面的有经验人士（其实也不是晶体管方面的有经验人士...），所有的资料都提供了来源，供大家自行查阅、参考，并且欢迎在这方面有所见识的知友帮助提供更准确、更新的信息。
----------------------------------------------------------------------------&/p&&p&14nm 继续FinFET。下面是英特尔的14nm晶体管的SEM横截面图，大家感受一下，fin的宽度只有平均9nm：&/p&&figure&&img src=&https://pic4.zhimg.com/v2-0a0e1a5fc4bb_b.png& data-rawwidth=&347& data-rawheight=&350& class=&content_image& width=&347&&&/figure&&p&当然了，在所有的后代的技术节点中，前代的技术也是继续整合采用的。所以现在，在业界和研究界，一般听到的晶体管，都被称作high-k/metal gate Ge-strained 14 nm FinFET，整合了多年的技术精华。&/p&&p&而在学术界，近些年陆续搞出了各种异想天开的新设计，比如隧穿晶体管啦，负电容效应晶体管啦，碳纳米管啦，等等。&/p&&p&所有这些设计，基本是四个方向，材料、机理、工艺、结构。而所有的设计方案，其实可以用一条简单的思路概括，就是前面提到的那个SS值的决定公式，里面有两项相乘组成:&/p&&figure&&img src=&https://pic2.zhimg.com/v2-691ace47e4fedf7a3dcd5_b.png& data-rawwidth=&239& data-rawheight=&82& class=&content_image& width=&239&&&/figure&&p&(At the request of fellow Zhihuer &a class=&member_mention& href=&//www.zhihu.com/people/80c00e01e0ac2c438f403ae8b088d898& data-hash=&80c00e01e0ac2c438f403ae8b088d898& data-hovercard=&p$b$80c00e01e0ac2c438f403ae8b088d898&&@PVSong11&/a& for this expression. The first term could be seen as electrostatics, the second term could be seen as transport. This is not a very physically strict way to describe, but it provides a convenient picture of various ways to improve transistor properties.)&/p&&p&因此，改进要么是改善晶体管的静电物理(electrostatics)，这是其中一项，要么改善沟道的输运性质(transport)，这是另一项。&/p&&p&而晶体管设计里面，除了考虑开关性能之外，还需要考虑另一个性能，就是饱和电流问题。很多人对这个问题有误解，以为饱不饱和不重要，其实电流能饱和才是晶体管能够有效工作的根本原因，因为不饱和的话，晶体管就不能保持信号的传递，因此无法携带负载，换言之只中看，不中用，放到电路里面去，根本不能正常工作的。&/p&&p&举个例子，有段时间石墨烯晶体管很火，石墨烯作沟道的思路是第二项，就是输运，因为石墨烯的电子迁移率远远地完爆硅。但直到目前，石墨烯晶体管还没有太多的进展，因为石墨烯有个硬伤，就是不能饱和电流。但是，去年貌似听说有人能做到调控石墨烯的能带间隙打开到关闭，石墨烯不再仅仅是零带隙，想来这或许会在晶体管材料方面产生积极的影响。
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希望以上部分回答了题主的问题。&/p&&p&在去年的IEDM会议上，台积电已经领先英特尔，发布了7nm技术节点的晶体管样品，而英特尔已经推迟了10nm的发布。当然，两者的技术节点的标准不一样，台积电的7nm其实相当于英特尔的10nm，但是台积电率先拿出了成品。三星貌似也在会上发表了自己的7nm产品。&/p&&p&可以看出，摩尔定律确实放缓了，22nm是在2010左右出来的，到了现在，技术节点并没有进步到10nm以下。而且去年，ITRS已经宣布不再制定新的技术路线图，换言之，权威的国际半导体机构已经不认为，摩尔定律的缩小可以继续下去了。&/p&&p&这就是技术节点的主要现状。&/p&&p&技术节点不能进步，是不是一定就是坏事？其实不一定。28nm这个节点，其实不属于前面提到的标准的dennard scaling的一部分，但是这个技术节点，直到现在，仍然在半导体制造业界占据了很大的一块市场份额。台积电、中芯国际等这样的大代工厂，都是在28nm上玩得很转的。为何呢？因为这个节点被证明是一个在成本、性能、需求等多方面达到了比较优化的组合的一个节点，很多芯片产品，并不需要使用过于昂贵的FinFET技术，28nm能够满足自己的需求。&/p&&p&但是有一些产品，比如主流的CPU、GPU、FPGA、memory这些，其性能的提升有相当一部分来自于工艺的进步。所以再往后如何继续提升这些产品的性能，是很多人心中的问号，也是新的机会。&/p&
这个回答的信息量有点大，供参考。题主的问题是半导体制造的制程节点，那么也就是指所谓"XXnm"的节点的意思。这里面有多方面的问题，一是制造工艺和设备，一是晶体管的架构、材料。前者我完全不懂，所以不来献丑，后者有不少涉及到一些比较常识的问题，所以…
虽然问题是通信技术，不过我就了解的手机产业链谈一下，通信设备和网络设备的情况前面有答主说得很清楚了。&br&手机产业链里，终端由规模最大的两家厂商苹果（先行者）和三星（内部产业链+自有专利）垄断了利润，日本企业一般充当元件和生产设备提供商。&br&半导体是手机成本最大的一块（约4成），核心的BB+A/P（同约3成）这块基本是高通的天下，小对手包括Mediatek等。&br&&figure&&img src=&https://pic4.zhimg.com/1df8ab346cfb838ba6f96bb_b.jpg& data-rawwidth=&367& data-rawheight=&330& class=&content_image& width=&367&&&/figure&&br&&br&DRAM/NAND（同约1成），竞争格局很稳定，DRAM是三星、Hynix和Micron（包括收购的原日本Elpida），NAND是东芝（与Sandisk合资的四日市工厂），三星和Micron。日本企业还藏在更上游的半导体制造设备（同40% TEL，Screen，日立高科等），半导体材料（同65% JSR，TOK，信越等），晶圆（65% 信越，SUMCO等）。&br&&figure&&img src=&https://pic2.zhimg.com/d142efbfec053a6d880865_b.jpg& data-rawwidth=&308& data-rawheight=&126& class=&content_image& width=&308&&&/figure&&figure&&img src=&https://pic3.zhimg.com/bfe17bc5537069fcd1c2dece6033e96e_b.jpg& data-rawwidth=&316& data-rawheight=&138& class=&content_image& width=&316&&&/figure&&br&其他IC&br&&figure&&img src=&https://pic4.zhimg.com/2c3a705a2a995ac3dc132afd475c65ab_b.jpg& data-rawwidth=&362& data-rawheight=&434& class=&content_image& width=&362&&&/figure&&figure&&img src=&https://pic3.zhimg.com/135d73a75ab6bcba3c76_b.jpg& data-rawwidth=&265& data-rawheight=&441& class=&content_image& width=&265&&&/figure&&br&&br&从利润角度看四大产品利润都很丰厚，市场景气和无过剩产能是主要原因。&br&&br&除了半导体以外的周边器件：&br&机电元件：&br&日企擅长MLCC（日系企业市场份额70% 主要企业：村田，太诱，京瓷，TDK）、射频前端模块（同40% 村田，TDK，太诱）、表面波滤波器（同75% 村田，TDK，太诱）、连接器（同25% 广濑，JAE等）、晶振（同60% 日本电波，Epson，村田，京瓷），电感（同55% TDK，村田，太诱），手机用PCB（同20% Ibiden，Meiko），FC CSP（同30% Ibiden），WiFi模块（村田，TDK），蓝牙模块（90%+ 村田），分集接收器（100% 村田，TDK）；制造设备方面擅长金属外壳用小型加工中心（同100% Fanuc，兄弟工业，津上），塑料外壳加工用注塑机（JSW，住友重机械）等。&br&&br&下图：RF滤波器市场份额（注：最右是双工器市场份额）&br&&figure&&img src=&https://pic3.zhimg.com/db204fde9abd03ec0a7bfba_b.jpg& data-rawwidth=&525& data-rawheight=&175& class=&origin_image zh-lightbox-thumb& width=&525& data-original=&https://pic3.zhimg.com/db204fde9abd03ec0a7bfba_r.jpg&&&/figure&&br&下图：功放市场份额&br&&figure&&img src=&https://pic4.zhimg.com/9769544def57eb8146243eb_b.jpg& data-rawwidth=&362& data-rawheight=&147& class=&content_image& width=&362&&&/figure&&br&下图：射频前端模块市场份额&br&&figure&&img src=&https://pic4.zhimg.com/b7f0bf389eb67_b.jpg& data-rawwidth=&605& data-rawheight=&322& class=&origin_image zh-lightbox-thumb& width=&605& data-original=&https://pic4.zhimg.com/b7f0bf389eb67_r.jpg&&&/figure&&br&&figure&&img src=&https://pic2.zhimg.com/2f1cacfa438a6b13db4ba_b.jpg& data-rawwidth=&595& data-rawheight=&417& class=&origin_image zh-lightbox-thumb& width=&595& data-original=&https://pic2.zhimg.com/2f1cacfa438a6b13db4ba_r.jpg&&&/figure&&br&下图：双工器/天线开关市场份额&br&&figure&&img src=&https://pic4.zhimg.com/3b979b1b0dfba6b92fdccb_b.jpg& data-rawwidth=&368& data-rawheight=&262& class=&content_image& width=&368&&&/figure&&br&&figure&&img src=&https://pic4.zhimg.com/7741bfda130caedf0b54a6c3_b.jpg& data-rawwidth=&361& data-rawheight=&274& class=&content_image& width=&361&&&/figure&&br&下图：陶瓷电容市场份额（系所有Ceramic condenser，包括MLCC）&br&&figure&&img src=&https://pic3.zhimg.com/79ac3ebf96ae_b.jpg& data-rawwidth=&378& data-rawheight=&222& class=&content_image& width=&378&&&/figure&&br&连接器市场份额&br&&figure&&img src=&https://pic2.zhimg.com/b9dbfffacbaf7fe18b1987d_b.jpg& data-rawwidth=&362& data-rawheight=&218& class=&content_image& width=&362&&&/figure&&br&&br&下图：FPCB竞争格局&br&&figure&&img src=&https://pic3.zhimg.com/9e8b23d44a2b123239ea_b.jpg& data-rawwidth=&451& data-rawheight=&218& class=&origin_image zh-lightbox-thumb& width=&451& data-original=&https://pic3.zhimg.com/9e8b23d44a2b123239ea_r.jpg&&&/figure&&br&下图：硬板主要厂家&br&&figure&&img src=&https://pic4.zhimg.com/4fde8140df_b.jpg& data-rawwidth=&433& data-rawheight=&270& class=&origin_image zh-lightbox-thumb& width=&433& data-original=&https://pic4.zhimg.com/4fde8140df_r.jpg&&&/figure&&br&&br&&br&台企擅长金属外壳（台系企业份额85% Catcher，CaseTek等）。&br&下图：Casing市场份额&br&&figure&&img src=&https://pic3.zhimg.com/75ec0a054f97a51e1a785f0099dceb8a_b.jpg& data-rawwidth=&316& data-rawheight=&231& class=&content_image& width=&316&&&/figure&&br&大陆企业擅长微型电声（中国企业份额80% AAC，GoerTek），和Haptics（同80% AAC）。&br&&br&下图：微型电声市场竞争格局&br&&figure&&img src=&https://pic3.zhimg.com/bd8a37a81e66c14e4b7af1573eaa8562_b.jpg& data-rawwidth=&482& data-rawheight=&489& class=&origin_image zh-lightbox-thumb& width=&482& data-original=&https://pic3.zhimg.com/bd8a37a81e66c14e4b7af1573eaa8562_r.jpg&&&/figure&&br&&br&&br&欧美企业擅长天线（欧美企业份额70% Amphenol，Molex），射频功放&PAiD（Skyworks，Avago，RFMD），体声波滤波器（Avago，RFMD）。&br&上述一系列产品中，利润率较高的是MLCC和金属外壳用小型加工中心，原因是有企业处于垄断地位（村田和Fanuc）。&br&&br&屏幕：&br&液晶模块：日系30%，韩系30%，余下中台系（JDI，LGD，三星内制，Sharp，AUO等）。&br&手机液晶屏产业链中，日企仍在上游垄断如ITO薄膜（日东电工），偏光板（日东，住友化学），背光模组（高端市场Minebea垄断），玻璃基板（Corning，AGC，NEG）,驱动IC（原瑞萨）等等。&br&触摸面板市场台企领先（TPK，Wintek）。&br&虽然屏幕的成本很高（约占手机成本的23%），但大厂家（苹果三星等）强有力的压价手段使得竞争空前激烈，产业链上游企业才有不错的利润空间，这里的逻辑是屏幕成本占比高，供应商多，控制成本的首选就是拿屏幕开刀，特别是特大厂商甚至会采取威胁手段。&br&&br&&figure&&img src=&https://pic2.zhimg.com/b85beab98b553f13feef1ed_b.jpg& data-rawwidth=&769& data-rawheight=&217& class=&origin_image zh-lightbox-thumb& width=&769& data-original=&https://pic2.zhimg.com/b85beab98b553f13feef1ed_r.jpg&&&/figure&另一个高利润的市场是Cover glass（触摸屏用钢化保护玻璃）。&br&常见的是康宁的大猩猩玻璃（年收入10亿美元），AGC的Dragon Trail（年收入2亿美元）和NEG面向三星的新产品（年收入约1亿美元）。&br&&br&&br&相机：&br&相机模块市场分散，LG Innotek，三星电机等企业领先。但模块利润低，核心在以下三块：CMOS传感器（日企领先 索尼，三星内制，Omnivision），VCM（日企垄断 Alps，三美，TDK）和镜头（台系领先 Lergan，Genius）。另外京瓷垄断了产业链上游的CMOS封装。&br&利润方面，Sony的传感器，Alps的VCM和京瓷的Package都不错，印象里苹果虽然对众多产品强势议价，但CMOS这块独占供应商Sony利润比较丰厚，。&br&&br&&figure&&img src=&https://pic3.zhimg.com/6d44f3e43cfe8e379348ca_b.jpg& data-rawwidth=&952& data-rawheight=&289& class=&origin_image zh-lightbox-thumb& width=&952& data-original=&https://pic3.zhimg.com/6d44f3e43cfe8e379348ca_r.jpg&&&/figure&&br&&br&电池：&br&电池封装中台企业领先（新普，Dynapack等）。&br&电芯由日韩企业垄断（TDK，松下，三星SDI，LG化学等）。&br&电芯市场竞争最激烈，利润空间极小，这也是为何厂家急切盼望电动车市场爆发。由于参与企业众多，上游的电池材料市场的利润空间也很有限。&br&&figure&&img src=&https://pic1.zhimg.com/d505b4d1ccc6dbffa1f76ec8_b.jpg& data-rawwidth=&560& data-rawheight=&370& class=&origin_image zh-lightbox-thumb& width=&560& data-original=&https://pic1.zhimg.com/d505b4d1ccc6dbffa1f76ec8_r.jpg&&&/figure&&br&虽然收入增加，但电池封装利润很低&br&&figure&&img src=&https://pic3.zhimg.com/799e0d0df4e5d5e350cba_b.jpg& data-rawwidth=&343& data-rawheight=&578& class=&content_image& width=&343&&&/figure&&br&&br&&br&组装：&br&台系企业领先，富士康大家都知道。&br&&figure&&img src=&https://pic4.zhimg.com/8faba3a7f6075c6febfd0f_b.jpg& data-rawwidth=&392& data-rawheight=&398& class=&content_image& width=&392&&&/figure&&br&&br&边缘产品：&br&振动马达（日本Nidec），DC-DC转换器（安森美，村田等），电子罗盘（旭化成）等等。&br&&br&另外日本企业在光通信、微波通信这些小众领域领域很有竞争力。&br&&br&附：以iPhone 5s 16G 为例的成本分布&br&&figure&&img src=&https://pic3.zhimg.com/bf2aadd322_b.jpg& data-rawwidth=&496& data-rawheight=&265& class=&origin_image zh-lightbox-thumb& width=&496& data-original=&https://pic3.zhimg.com/bf2aadd322_r.jpg&&&/figure&&br&iPhone成本分析（时间推移）&br&&figure&&img src=&https://pic1.zhimg.com/45e4e32cb7debbd461734_b.jpg& data-rawwidth=&733& data-rawheight=&635& class=&origin_image zh-lightbox-thumb& width=&733& data-original=&https://pic1.zhimg.com/45e4e32cb7debbd461734_r.jpg&&&/figure&&br&亚太地区iPhone 6产业链表&br&&figure&&img src=&https://pic4.zhimg.com/865ae0c42a9f99d12b38ea5e10c6d263_b.jpg& data-rawwidth=&752& data-rawheight=&582& class=&origin_image zh-lightbox-thumb& width=&752& data-original=&https://pic4.zhimg.com/865ae0c42a9f99d12b38ea5e10c6d263_r.jpg&&&/figure&&figure&&img src=&https://pic2.zhimg.com/68bc47eedb46004ebd1e1a1_b.jpg& data-rawwidth=&748& data-rawheight=&282& class=&origin_image zh-lightbox-thumb& width=&748& data-original=&https://pic2.zhimg.com/68bc47eedb46004ebd1e1a1_r.jpg&&&/figure&&br&&br&&br&参考资料：众多报告和公开资料（报告出自巴克莱，大摩，法巴，瑞信，三菱[MUMSS]，麦格理，大和）
虽然问题是通信技术，不过我就了解的手机产业链谈一下，通信设备和网络设备的情况前面有答主说得很清楚了。 手机产业链里，终端由规模最大的两家厂商苹果（先行者）和三星（内部产业链+自有专利）垄断了利润，日本企业一般充当元件和生产设备提供商。 半导…
滤波器的本质是利用构造特定的阻抗特性引起反射和损耗来实现对频率的选择。&a data-hash=&3a6400ecf345e752d6c1& href=&//www.zhihu.com/people/3a6400ecf345e752d6c1& class=&member_mention& data-hovercard=&p$b$3a6400ecf345e752d6c1&&@爬犁腿&/a& 的回答已经基本解释了题主的疑问。我再来补充几点延伸的理解:&br&&br&1.对于实际中的无源滤波器(即非理想滤波器)，通过滤波器时信号能量的损失不仅仅体现在阻带，也同样体现在通带内(显然通带不平坦)。&br&&br&2.滤波器自身网络的损耗不仅仅是阻抗性热损耗，也可以是辐射性损耗。&br&&br&3.滤波器通带内的插入损耗并不都是坏处，也可以作为滤波器设计的自由度加以利用。&br&例如从&a data-hash=&3a6400ecf345e752d6c1& href=&//www.zhihu.com/people/3a6400ecf345e752d6c1& class=&member_mention& data-hovercard=&p$b$3a6400ecf345e752d6c1&&@爬犁腿&/a& 答案中，容易发现对于切比雪夫型带通(阻)滤波器，通(阻)带内有等波纹的波动，同时滤波器的矩形系数并不理想(阻带与通带的过渡不够陡峭)，这就导致经过滤波后的信号附加了很多抖动。如果我们人为控制滤波器损耗的频率分布(实际中对应于滤波器损耗Q值和辐射Q值的空间分布)，就可以实现对带内波纹的抑制来提升带内平坦度，同时改善滤波器的矩形系数。&br&到这里应该容易想到另一种思路，可以损耗能量当然也可以补充能量，即利用有源的滤波器来改善矩形系数和带内平坦度，但实际中损耗能量通常比补充能量更容易人为控制。&br&上述就是所谓的“有耗滤波器”设计，实际的滤波器当然都是有耗的，但这里的“有耗”是特指把损耗在设计中加以考虑，无耗滤波器则不然。&br&&br&4.事实上能量的损失通常是无法避免的，但某些时候我们更在意信号质量的损失，只要信号质量损失很小就可以保证自身携带信息的准确，能量的部分可以通过放大器等来弥补；对于很多敏感的状况，信号自身信息累积的扭曲则难以弥补。&br&————————————我是分割线&br&&figure&&img src=&https://pic1.zhimg.com/v2-176c15cea8b83c22be121bf_b.jpg& data-rawwidth=&1070& data-rawheight=&569& class=&origin_image zh-lightbox-thumb& width=&1070& data-original=&https://pic1.zhimg.com/v2-176c15cea8b83c22be121bf_r.jpg&&&/figure&黑人问号？这也能敏感？逃)
滤波器的本质是利用构造特定的阻抗特性引起反射和损耗来实现对频率的选择。 的回答已经基本解释了题主的疑问。我再来补充几点延伸的理解: 1.对于实际中的无源滤波器(即非理想滤波器)，通过滤波器时信号能量的损失不仅仅体现在阻带，也同样体现在通带…
仿真结果达到要求后，一般只需要再考虑加工工艺和加工精度，如果所选工艺已经满足现有设计的容差要求就可以进入加工测试环节了。&br&&br&不同厂商之间的加工精度(价格)和交货速度也会不同，需要合理考虑时间，多数厂商在1到2周可以交货，其实工艺不复杂的话，真正加工时间就半天不到，主要时间是排队。具体厂商可以问问身边同学或同事，我就不广告了。&br&&br&另外需要提醒一点，仿真建模需要和实际情况尽可能接近，结构比较简单的话也可以把可能影响结果的因素包含在模型中，比如地板大小、微波接头、金属厚度、材料介电常数、焊点等。
仿真结果达到要求后，一般只需要再考虑加工工艺和加工精度，如果所选工艺已经满足现有设计的容差要求就可以进入加工测试环节了。 不同厂商之间的加工精度(价格)和交货速度也会不同，需要合理考虑时间，多数厂商在1到2周可以交货，其实工艺不复杂的话，真正…
貌似最高点赞的答案被删除了。&br&&br&我保留了一份，如下：&br&&br&&p&关于这个问题，忍不住爬上来答一发，先说下，这个消息至少从华为现阶段政策来看，是真的！&/p&&p&补充一下，在业绩看空的时候裁员，断臂求生，是企业主的正常行为，也是经营者对股东负责的行为。本答案不是说华为裁员不对（当然也不是给华为洗地说裁的好裁得妙），只是觉得某些答案拿被裁是因为不优秀说事是没道理的，现在这些被裁的华为老员工当年面试进华为，长期绩效考核合格，至少是比大部分键盘党要优秀的。&/p&&p&利益相关：前华为员工，现在出来自己做点小买卖，养家糊口，团队里好几个前华为员工，也经常跟华为的外包或者其他华为员工开的小买卖有点合作，心声上面的热门贴子和内部邮件或者截图时常看得到（谁叫华为现在什么都鼓励手机办公），怕被老同事认出来，可耻的先匿了，我怂我承认；&/p&&br&&br&&br&&p&这个部分算准干货吧，所以我贴在前面，最开始的答案在下面：&/p&&br&&br&&br&&p&说到每个个体，针对华为的员工和想加入华为的人来说：&/p&&br&&p&1， 年纪大了的人就不要去华为了，个人认为如果是30多了就不要去了，至少短期不要去了，干不久不说，搞不好被招进去背裁员的指标也说不定（真有HR这么干，招人进去为了之后的裁员准备的，这个不确定真假，仅供参考）就算没这么极端，你哪知道你转正之后不会哪天拿年龄来当尺子量你？；&/p&&br&&p&2， 在华为干或者想去华为的，千万千万，前所未有地要注意身体健康，什么艰苦奋斗都是浮云(以前华为内部是大力宣扬身残志坚这种奋斗精神的)，你的身体对你和你的家庭来说才是最关键的，就算公司裁员多么合理，你被裁了也得有好身体出去从头再来才行，现在华为摆明了是不要药渣的了；&/p&&br&&p&3， 华为的兄弟们，尤其是专业技术工种的，一定一定，要多为将来打算，不要因为华为暂时的收入蒙蔽了，要多学习多思考开阔眼界保持社交和人脉。华为工作忙，圈子窄，也禁止第二职业，但是你自己要想着有一天离开了华为怎么办，很多被裁的华为人都是觉得自己只要耕耘好自己在华为的一亩三分地就能富贵终身，结果被裁了才发现已经被华为改造成高度特殊化的螺丝钉，不适合外面的竞争，赶不上数字化互联网时代了，这不是危言耸听，很多华为人离开华为去面试新岗位，都有技能不深视野不广竞争力打折的问题，你在华为赖以成功的经验不一定能指导你去搞别的事情；&/p&&br&&p&4， 至于这个裁员运动本身，已经在华为内部引起了相当的恐慌和不安情绪，很多老员工和快要老的员工从愤怒震惊到不甘不满到现在的破罐子破摔无所谓。但是华为这次应该是已经想好了的，即使造成人心惶惶也要搞下去，窃以为几年以后回过头来看，这次红眼裁员可能意味着华为历史上的某个转折点，即告别高速增长的阶段，告别拼命激励给员工打鸡血从而赢得竞争优势的时代，开始进入另外一个阶段——给多少钱干多少事，靠华为已经有的体量和份额按部就班挣钱的时代，华为的精神面貌可能也会主动或者被动的改变……&/p&&p&我们熟悉的那个精神饱满、斗志昂扬、血脉贲张、战斗力爆棚的华为军可能会逐渐消失，变成一支少数高收入的职业精英军官带领的雇佣兵军队，机械冰冷，一板一眼，高度职业化，但再也找不到那种革命英雄主义的热情、宗教信仰般的狂热和舍我其谁的荣誉感了；&/p&&br&&p&——————————————————————————————————————————&/p&&br&&p&先问是不是，再问为什么——&/p&&br&&p&有网友说要先问是不是再问为什么。那么先说明一下，是，这个消息不是空穴来风，是坐实了的。据目前可以收集到的信息：&/p&&br&&p&1， &br&中国区开始集中清理34+的交付员工，注意不是研发程序员，是交付的工程维护人员(这个我就不贴图了，相信很多人已经看到网上的中国区邮件截图了)。去向是跟海外服务部门交换今年新毕业的校招员工，也就是进新人，出旧人。这些旧人目测要被输出去海外，实际上就是变相裁员，这些30多岁的老杆子，英语又不好，拖家带口，能出去海外安心奋斗的没几个，即使出去了幸存的也不多；&/p&&br&&p&2， &br&研发开始集中清退40+的老员工，这个才是真的针对程序员的。去年年底任正非的新政策是45岁必须退休（领导除外），但是文件还没焐热，这会HR就开始集中把过40岁的老员工，直接提前辞退或者不续约，显然是不希望2-3年后这些人在华为安然退休，这里面确实有不少是考核不错，只是没当上行政领导的专业技术专家（华为内部的发展路线允许有不当领导的高级别专业人员）；&/p&&br&&p&3， &br&前几个月华为轰轰烈烈的2000研发将士出征本质上跟第1点没区别，也是变相的裁员，因为这些研发员工输出之后大部分人会很快自行离职或者被考核离职，幸存的比例并不高，这个跟大家的直观感知差异很大，长期国内的员工，尤其是研发员工出去海外常驻，不论是自身能力还是政策适配方面，能成功转型落地发展得好的比例很低，十有一二就很不错了，大部分人在1-2年以内就大浪淘沙了，这个在华为海外办事处都不是秘密。所以大规模外派属于变相裁员的手段，这个在华为的历史上不是第一次了，也是任老板屡试不爽的手段，当然这次外派老研发，激活组织也是一方面，不过现在华为大了，很多领导突击提拔手下小弟拉出去充数，好像这次效果没有以前好；&/p&&br&&p&另外，同时华为在调整校招新人的薪酬结构，这个说起来略有点复杂，但是大家可以认为是朝三暮四，就是削减年终奖的额度，提升工资的额度，这个表面上会提升新人的月度工资水平，使其向BAT看齐，但是实际上如果你了解华为的薪酬体系和激励政策，你就会发现这个实际上是在削减新人的年度薪酬上限，同时缩减不同考核级别的收入差距，说白了就是吃大锅饭，干好干坏差距没那么大了。同时，华为也在调整其著名的奋斗者协议政策，简单来说就是没有股票就不算奋斗者，跟以前的形式不太一样了。&/p&&br&&br&&br&&p&至于说到这个政策的影响，看答案开始部分的准干货。这里只先简单说下这次运动的由来：&/p&&p&尽管2015年到现在华为一直在试图大规模裁员，但这次大规模的裁员不同于以往，那就是年龄作为一个硬杠杆出现在华为的裁员运动中，目前的说法各有不一，不过从几个HR同事或者前同事的分析来看，这次行为体现出华为对于未来几年收益增长的悲观预期，从而做出的必然举动，从公司层面来看，是合理的一种风险规避。&/p&&p&说到悲观预期，可能很多人没有意识到华为2016年的年报，利润率只有7%左右，这么说可能比较抽象，实在的说就是华为2016年比2015年的营收增加了1300多亿人民币，利润却只增加了10亿人民币左右，这就意味着多收的1300多亿收入几乎没有贡献有效利润，这个在目前华为内部高层据说是引起了震惊，由于没有看到具体的收入分析，所以对此的大致解释说是传统业务收入见顶，卖手机不赚钱（价格水平在国产品牌里最高，但利润率还不如OPPO），新业务增长乏力，甚至部分新业务已经进入迷茫状态（云计算）。一个直接后果就是2016年华为员工股票分红明显下降（好像比去年低五毛的样子，有知道的可以补充）&/p&&p&而这几年虽然华为外表很风光，各种头衔各种荣耀各种褒奖，但是实际上华为内部的问题日渐严重，流程重大企业病部门墙效率低下胶片文化等等等，另外一个很大的问题就是人力成本越来越高，这就是为啥年前华为内部有批判华为薪酬过高的声音，但是华为内部的执行效率却没有相对提高，所以业务规模的增加带来了人力成本的更快增长（这里不讨论华为薪酬结构的问题）。可是这个问题一时半会还不好纠正，因为过去华为的辉煌很大程度上就在于通过多给钱来激发人的战斗力，就是知乎上网友说的：给3个人的钱请2个人干5个人的活儿。在过去几年的高速增长期这个问题被掩盖了。&/p&&p&但是2016年的增产不增收一下子撕掉了这个遮羞布，而且收入和利润反差如此之大，可能让华为的领导觉得这个事儿不干是不行了，所以今年以来华为的很多政策和之前的风向截然不同，不仅仅是力度，更是指导思想，也就是出现了大规模清洗老人的行为（这里不是说人力成本是华为利润下滑的唯一因素）。&/p&&p&这里不讨论华为这么做是否能起到降低成本的作用，这是个复杂的问题，华为其实这几年并没有从其人力政策上收到直接的经营成本收益，这个是华为hr自己都内部承认的。至于这个政策到底是短期行为还是长期行为目前不好说，如果华为尝到了甜头，那成为长期政策的可能性也很大，或者华为持续对未来看空的话(所以华为内部对2017这个坎儿看的比较重，如果连续两年增产不增收，这个趋势就很明朗了)。这个行为在华为内部是造成了人心惶惶的影响，但是显然华为领导层认为比起恐慌，潜在的公司倒闭更可怕；&/p&&p&————————————————————————————————&/p&&p&最后，再写一下：私以为最高票的答案属于没有什么用的大道理，放心声上肯定会被认为是HR的洗地帖子。&/p&&p&如果你是老板，或者掐尖的少数精英，那你会觉得是理所当然的，公司不养闲人，你年纪大了占着茅坑不拉屎那是不行的，所以裁你是天经地义的，你被裁是不够优秀。&/p&&br&&p&但实际上，不管多么牛逼的公司，天才毕竟是少数，天才太扎堆，老板也管不了，所以只能是少数天才+大量的普通人才。当然公司越牛逼，这些普通人才的水平也是相对水涨船高，苹果的普通员工有更大的几率胜过野鸡公司的精英，华为也不例外。所以绝大部分华为员工，是没有办法优秀到公司离不开的，所以到时候肯定大部分是会被裁的，我不知道写这个帖子的人自己是不是已经优秀到不会被公司裁或者自己当大老板的地步了。更何况如果你真的管过人，带过稍微大点的团队，你就知道，除了少数人精和人渣，剩下的人，优秀和不优秀，真的很难区分，连华为自己都没法区分，好多华为领导吐槽华为考核太刚性，又没有办法那么绝对的区分好坏，我也不知道这答主是怎么区分好坏的。再说有的人适合干销售，有的人适合干技术，有的人适合干行政，各有擅长，位置分工不同，这个有标准一刀切吗？今天优秀的人，明天就一定优秀？你家就没个家长里短头疼脑热，一辈子几十年都是打鸡血的金刚战士？&/p&&p&所以看答案的各位网友也不要觉得自己非黑即白，人才优秀与否其实真的很难区分，这也是为啥早年任正非要强调灰度的原因之一；&/p&&br&&p&但是反过来的问题是：&/p&&p&这些没有优秀到这个地步的员工，难道就没有或者一直没有为华为公司做贡献吗？&/p&&p&以华为考核绩效之严酷，冠绝中国，你觉得这些员工一直都是在华为养老吗？&/p&&p&很多被裁的老员工，毕业就进华为，十几年了，当年他们年轻的时候没有为公司流血流汗牺牲家庭和健康吗？&/p&&p&华为这么多年高歌猛进，成为业界标杆，是靠的华为技术多先进？任正非的战略和行业眼光多么的牛叉？&/p&&p&说白了，华为和任正非的成功很大程度上是靠激发这些大部分普通员工的潜能，打鸡血，加班熬夜奋斗出来的，虽然他们拿的工资奖金也不少，但是公司拿走的更多啊，说句难听的，任正非和华为诸大佬今天吃香的喝辣的荣誉等身，多少功劳是靠的手下十几万将士以一敌十奋斗来的，不然华为那么强调艰苦奋斗干嘛？&/p&&br&&br&&br&&p&所以对于这些员工自己来说，你说公司裁他的时候跟他讲你不够优秀，你觉得他们会怎么想？&/p&&p&你觉得优秀的人就不会被裁，你的标准是什么？&/p&&p&被裁的人这几十年都没优秀过？更何况，还真的有不少优秀的人这次真的被裁了啊。当初公司说你不适合当领导可以去干技术专家，任正非也说不要把煤球洗白，结果现在亮起刀子砍非行政领导的老人，好像这口锅不能让员工优秀不优秀来背吧！？&/p&创建于 作者保留权利
貌似最高点赞的答案被删除了。 我保留了一份，如下： 关于这个问题，忍不住爬上来答一发，先说下，这个消息至少从华为现阶段政策来看，是真的！补充一下，在业绩看空的时候裁员，断臂求生，是企业主的正常行为，也是经营者对股东负责的行为。本答案不是说华…
对于普通人：&br&&ul&&li&&a href=&//link.zhihu.com/?target=http%3A//scholar.google.com& class=& external& target=&_blank& rel=&nofollow noreferrer&&&span class=&invisible&&http://&/span&&span class=&visible&&scholar.google.com&/span&&span class=&invisible&&&/span&&/a&是最基本的，XXX author: abc可以搜索abc写的关于XXX的文章。类似可以用&def&搜索title中含有def的文章，点击搜索框右边的向下箭头会出来advance search选项：&figure&&img data-rawheight=&443& data-rawwidth=&532& src=&https://pic4.zhimg.com/ba38f43e687fc6c9c9e17_b.jpg& class=&origin_image zh-lightbox-thumb& width=&532& data-original=&https://pic4.zhimg.com/ba38f43e687fc6c9c9e17_r.jpg&&&/figure&&/li&&br&&li&如果想初步了解一个方向，去找这个领域的review，然后把里面review的所有文章都看一遍就能对这个方向的发展，谁在做这个方向，做了什么，在做什么有个比较具体的了解。再细化的话，就可以按作者搜索了。每个教授在一段时间内都是发表一系列同主题文章的，用上面提到过的双引号+author:就可以了。&/li&&li&除了google scholar之外（毕竟人家google有技术缺陷，中国大陆IP经常会上不去嘛），&a href=&//link.zhihu.com/?target=http%3A//www.sciencedirect.com/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&ScienceDirect&/a&也是一个非常常用的引擎。跟google同样用处的还有&a href=&//link.zhihu.com/?target=http%3A//www.base-search.net/& class=& external& target=&_blank& rel=&nofollow noreferrer&&&span class=&invisible&&http://www.&/span&&span class=&visible&&base-search.net/&/span&&span class=&invisible&&&/span&&/a&和&a h