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基于VHDL的Mealy状态机设计
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基于VHDL语言的状态机设计
　　摘要:VHDL语言是一种硬件描述语言,用于描述硬件的行为和结构。与软件编程语言被翻译成机器指令不同,VHDL语言是被翻译成数字电路结构,最终在可编程器件或专用集成电路ASIC中以电路结构的形式实现程序所描述的功能。在设计中,状态机是最典型、应用最广泛的电路模块,其在运行速度的高效、执行时间的确定性和高可靠性方面都显现出强大的优势。使用VHDL语言进行8路彩等电路设计,思路简单,功能明了,灵活性强。中国论文网 /8/view-3599959.htm　　关键词:状态机;Mealy型状态机;VHDL语言　　中图分类号:TP391 文献标识码:A 文章编号: (0-02　　数字电路分为组合逻辑电路和时序逻辑电路。组合逻辑电路的输出只与当前输入有关,时序逻辑电路的输出不仅与当前输入有关,还与过去的输入有关。状态机是一种广义的时序电路,它的输出不仅与当前输入信号有关,还与当前的状态有关。　　一、状态机有三个基本要素:状态、输入、输出　　状态是状态机中最根本的要素。状态机的最基本特点就是寄存器中存储的状态按照一定的条件或规律进行转移,并输出特定信号。　　输入信号作为状态机状态转移的条件,即状态机根据输入信号和当前状态决定下一个转移的状态。　　输出信号一般由当前状态和当前输入信号决定,也可只由当前状态决定。　　二、状态机的特点　　(1)状态机的结构模式相对简单,设计方案相对固定。　　(2)状态机的VHDL设计层次分明,结构清晰,易读易懂。　　(3)就运行速度而言,状态机的每一个状态中可以完成许多并行的运算和控制操作。　　(4)就可靠性而言,状态机也具有明显的优势。　　三、状态机的分类　　状态机可分为有限状态机和无限状态机,在这里只讨论有限状态机。按照输出信号是否与输入信号有关,可将有限状态机分为Moore型和Mealy型。Moore型状态机的输出只与当前状态有关,Mealy型状态机的输出不仅与当前状态有关,还与当前输入有关。Moore型和Mealy型状态机示意图分别如图一和图二所示。　　从输出的时序上看,Mealy型状态机的输出是当前状态和所有输入信号的函数,它的输出是在输入变化之后立即发生的,不依赖时钟的同步。Moore型状态机的输出仅为当前状态的函数,状态机的输入发生变化还必须与状态机的时钟同步。由于Mealy型状态机的输出与时钟不同步,因此很容易在输出端产生毛刺,造成不可预料的结果。因此从稳定性的角度讲,Moore型状态机比较好;但是从相应时间角度讲,Mealy型状态机对输入的响应最多可比Moore型状态机早一个时钟周期.在工程实践中,具体电路有具体的设计要求,根据实际情况选择相应的状态机。　　四、基于状态机的8路彩灯设计　　在我们的生活中,电子彩灯已成为我们装点生活常用的电器,电子彩灯控制电路的设计要求也越来越高。要求我们设计的彩灯花灯品种更多,控制更加方便,灵活性高,可靠性高。采用传统数字电路设计的彩灯控制器电路复杂,设计周期长,精度不高。基于FPGA的电子彩灯设计设计灵活,功能完善。　　8路彩灯控制系统分为分频模块和花型循环控制模块。　　(1)分频模块:我们在这里选择的时钟脉冲信号是50MHz,由于时钟脉冲的频率太高,所以我们未分频时看到的是8个LED灯全亮,而看不到LED灯闪烁的状态。我们这时将50MHz分频,达到人视觉能感觉的频率,即可看到LED闪烁的效果。　　分频程序如下:　　(2)花型循环控制模块:花型循环控制模块是系统的核心部分,它主控着8路彩灯的花型。循环彩灯控制模块主要由状态机设计,用状态机设计灵活性强。　　按设计的要求实现8种花型:010011。用S0,S1,S2,S3,S4,S5,S6,S7来表示8种不同的状态。状态图如下所示。　　用状态机设计语句type states来实现,8路彩灯控制模块程序如下:　　五、设计拓展　　8路彩灯设计系统在实际应用中还可以灵活地修改。如果要改变循环灯的控制花型,可改变s0,s1,s2,s3,s4,s5,s6,s7中所设的数值;如果要改变循环灯的花型数量,可改变状态机中s的数量,如12种花型,可改为s0—s11;还可以修改频率来控制花型闪烁的速度。　　六、小结　　使用VHDL语言进行8路彩灯电路设计,思路简单,功能明了,灵活性强。在控制电路中采用状态机设计,电路控制灵活,功能便于实现,思路简洁便于修改。比起用常规的单片机设计8路彩灯电路更简单实用。此系统可在分频前在ISE软件下的ISE simulator上进行仿真和验证,并可加上适当的约束条件后,在Spatan3E的开发板验证试验结果。　　参考文献:　　[1]Kleitz.W.VHDL数字电子学[M].北京:北京希望电子出版社,2008　　[2]田耘.VHDL开发精解与实例剖析[M].北京:电子工业出版社,2009　　[3]沈涛.Xilinx FPGA/CPLD设计初级教程[M].西安:西安电子科技大学出版社,2009
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基于MOORE机的序列检测机
&&基于MOORE状态机10101的序列检测机的设计与仿真
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基于状态机的语音电子密码锁设计
基于状态机的语音电子密码锁设计
摘要：实现了一种全集成可变带宽中频宽带低通滤波器，讨论分析了跨导放大器-电容(OTA&C)连续时间型滤波器的结构、设计和具体实现，使用外部可编程电路对所设计滤波器带宽进行控制，并利用ADS软件进行电路设计和仿真验证。仿真结果表明，该滤波器带宽的可调范围为1～26 MHz，阻带抑制率大于35 dB，带内波纹小于0．5 dB，采用1．8 V电源，TSMC 0．18&m CMOS工艺库仿真，功耗小于21 mW，频响曲线接近理想状态。关键词：Butte
引言 随着电子技术的发展，具有防盗报警、语音提示等功能的电子密码锁代替密码量少、安全性差的机械式密码锁已是必然趋势。目前大部分密码锁采用单片机进行设计，电路较复杂，性能不够灵活。本文采用先进的EDA(电子设计自动化)技术，利用QuartusⅡ工作平台和VHDL(超高速集成电路硬件描述语言)，设计了一种新型的电子密码锁。该密码锁具有密码预置、修改、语音提示和3次输入错误则系统进入定时锁定并报警等功能，用FPGA(现场可编程门阵列)芯片和语音芯片ISD2560实现。由于充分利用了FPGA芯片密度大、功耗低、可重复编程和具有嵌入式阵列块的结构特点，且ISD2560具有抗断电、音质好、使用方便等优点，因而该密码锁体积小、功耗低、价格低、安全可靠、具有智能语音提示、维护和升级方便。1 软件设计软件用VHDL来实现，VHDL相比较于VerilogHDL，具有更好的语法的严格性，但是其严格的语法一定程度上限制了错误的产生，调试较容易。VHDL的系统抽象能力比Verilog HDL强，在系统描述上占有一定的优势，但在门级描述上稍显逊色。本设计软件模块框图如图1所示，共8个模块。在本系统中，密码由4位十进制数组成，初始密码为“0000”，可由用户任意设定密码。密码输入正确时，则进入开锁状态。如果密码连续输入3次错误时，则系统进入自我定时锁定，并报警。在输入过程中，系统可以发音提示(也可屏蔽掉)用户输入的数字，或者说明当前的状态。下面介绍状态机和ISD2560控制电路的实现。本设计的状态图见图2。其中state为状态代码，并通过state_out[3..0]端口传给其他电路。一开机，系统处在空闲状态，当按键处理电路传来确定使能的信号compare_en时，状态机等待effect_out脚的高电平脉冲信号，如果等不到则进入S2状态，即进入密码输入一次错误状态，如果等到则进入pass状态即开门状态，如果3次输入密码错误则系统进入死锁倒计时状态，拉高lock_pin脚，启动计数器。软件流程图见图3。当计数满时则计数电路拉高unlock脚电平，状态机检测到unlock脚下为高电平时，则表示锁定时间结束，复位lock_pin的电平，在下一个时钟上升沿到来时，进入下一个状态即idle状态。只有pass状态下从按键处理电路传来modify_pin为高电平时，才能进入modify状态，即密码修改状态。当检测到modify_pin脚电平复位为低电平时则表明修改密码完成，状态机在下一个时钟上升沿到来之时，进入下一个状态即idle状态。如果在pass状态时，状态机检测到close_pin脚电平被拉高时，则表明用户要关门，此系统在下一个时钟上升沿到来之时，返同空闲状态。状态机还控制红绿黄3个发光二极管与buzz-er蜂鸣器，仿真波形如图4所示。当系统处在空闲状态、S2状态、S3状态时黄灯亮(S2、S3为第2次、第3次输入密码错误的状态)；系统处在修改密码的状态即modify状态时，3个灯一起亮；当处于pass状态时，绿灯亮；当系统处于锁定状态即locked状态时，红灯亮，且蜂鸣器发出报警的声音，直至跳出该状态。本设计采用计数器方法在ce脚上产生一个低电平脉冲以控制ISD2560芯片放录音。当innum收到一个新的数值时，则开始计数；当计数器计到一半时，使ce脚输出低电平；当计数大于最高数的一半时，则复位ce脚电平，直到下次计数开始。当语音数据有多段时，先将要播放的语音段数存到一个变量中，并将各段地址存到另一个多位的变量中，然后开始放音并检测eom脚的电平。当检测到eom脚的低电平脉冲时，就表明放音结束，就让段数变量减1，然后给地址线再赋新值，并且使能计数器，再次使ce脚产生一个低电平脉冲，继续放音。这样直至语音段数变量为0时，则表明语音播放完毕，系统不再响应芯片eom脚的上升沿脉冲。图5为ISD2560控制电路的仿真波形图。表1为与innum对应的发音。本设计采用模块化编程，各模块分工明确，各自实现各自的功能，并通过信号线彼此相连，这样的好处是调试、修改、移植程序方便。使用资源和生成总的模块电路图分别如图6和图7所示。2 硬件电路硬件部分主要包括中央处理器FPGA 芯片——EP1C3T144C6、输入小键盘、输出4位数码管、ISD2560语音芯片、LM386音频放大和扬声器，如图8所示。FPGA芯片用米直接控制其他元件的工作，对小键盘的输入，通过一定的算法实现电子密码锁的功能。通过控制ISD2560的控制脚的电平状态，达到控制其发音从而实现智能语音提示的效果。3个发光二极管分别用于显示当前的状态，蜂鸣器用于误码报警。3 结束语本设计中采用了Altera公司的EP1C3T144C6芯片进行设计，可以极大地减少其他分立元件或其他芯片的使用，有效地缩小了印制电路板面积，提高了系统的可靠性，大大缩短了系统开发的周期。由于采用VHDL进行设计，用软件实现硬件电路，具有良好的可移植性，可随时在线更改逻辑设计及有关参数，允分体现FPGA的优越性，具有一定的实用性。
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