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初始状态为0的输入为低电平有效的基本RS触发器，端的输入信号波形如图13.3所示，求Q和的波形。
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初始状态为0的输入为低电平有效的基本RS触发器，非R与非S端的输入信号波形如图13.3所示，求Q和非Q的波形。
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1在LC正弦波振荡电路中，不用通用型集成运算放大器作放大电路的原因是其上限截止频率太低，难以产生高频振荡信号。
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SR锁存器一般指RS触发器
RS触发器是构成其它各种功能触发器的基本组成部分。又称为基本RS触发器。结构是把两个或者或非门G1、G2的输入、输出端交叉连接。
RS触发器基本RS
RS触发器电路结构
把两个或者或非门G1、G2的输入、输出端交叉连接，即可构成基本RS触发器，其逻辑电路如右图所示，为两个与非门组成的RS触发器。它有两个输入端R、S和两个输出端Q、Q非。
RS触发器工作原理
基本RS触发器的逻辑方程为：
以用与非门构成的RS锁存器为例）（低电平有效）
约束方程：S'+R'=1（S'和R'代表的是S和R的取反
根据上述两个式子得到它的四种输入与输出的关系:
S'=1，R'=0：无论触发器原来处于何种状态，由于S=1，则Q=1，Q非=0，触发器处于“1”态（或称置位状态）。触发器的状态是由S所决定的，称S为直接置位端。
S'=0，R'=1：无论触发器原来处于何种状态，由于R=1，则Q=0，Q非=1，触发器处于“0”态（或称复位状态）。触发器的状态是由R所决定的，称R为直接复位端。
S'=1，R'=1：触发器维持原来状态不变。
S'=0，R'=0：此时无法确定触发器的状态。一般这是不允许的，因此触发器的输入端S、R不能同时为0。
如上所述，当触发器的两个输入端加入不同逻辑电平时，它的两个输出端Q和Q非有两种互补的稳定状态。一般规定触发器Q端的状态作为触发器的状态。通常称触发器处于某种状态，实际是指它的Q端的状态。Q=1、Q非=0时，称触发器处于1态，反之触发器处于0态。R=1，S=0，使触发器置1，或称置位。因置位的决定条件是S=0,故称S 端为置1端。R=0,S=1时，使触发器置0，或称复位。
同理，称R端为置0端或复位端。若触发器原来为1态，欲使之变为0态，必须令R端的电平由1变0，S端的电平由0变1。这里所加的输入信号（低电平）称为触发信号，由它们导致的转换过程称为翻转。由于这里的触发信号是电平,因此这种触发器称为电平控制触发器。从功能方面看，它只能在S和R的作用下置0和置1，所以又称为置0置1触发器，或称为置位复位触发器。其如图7.2.1(b)所示。由于置0或置1都是触发信号低电平有效，因此，S端和R端都画有小圆圈。
3.当RS端均无效时，触发器状态保持不变。
触发器保持状态时，输入端都加非有效电平（高电平），需要触发翻转时，要求在某一输入端加一负脉冲，例如在S端加负脉冲使触发器置1，该脉冲信号回到高电平后，触发器仍维持1状态不变，相当于把S端某一时刻的电平信号存储起来，这体现了触发器具有记忆功能。
4.当RS端均有效时，触发器状态不确定。
在此条件下，两个与非门的输出端Q和Q非全为1，在两个输入信号都同时撤去（回到1）后，由于两个与非门的延迟时间无法确定，触发器的状态不能确定是1还是0,因此称这种情况为不定状态，这种情况应当避免。从另外一个角度来说，正因为R端和S端完成置0、置1都是低电平有效，所以二者不能同时为0。
此外,还可以用或非门的输入、输出端交叉连接构成置0、置1触发器,其逻辑图和逻辑符号分别如图7.2.2（a）和7.2.2（b）所示。这种触发器的触发信号是高电平有效，因此在的S端和R端没有小圆圈。
RS触发器抗抖作用
RS触发器一般用来抵抗开关的抖动。
为了消除开关的接触抖动，可在机械开关与被驱动电路间接的接入一个基本RS触发器，如图1所示838电子。S'=0， R'=l，可得出A=l， A‘=0。当按压按键时，S'=l，R'=0，可得出 A=0，A’=1，改变了输出信号A的状态。若由于机械开关的接触抖动，则R的状态会在0和1之间变化多次，若 R=l，由于A=0，因此G2门仍然是“有低出高”，不会影响输出的状态。同理，当松开按键时， S端出现的接触抖动亦不会影响输出的状态。因此，图1所示的电路，开关每按压一次，A点的输出信号仅发生一次变化。
单片机电路中的防抖现在一般都用程序防抖而不用触发器这些硬件防抖了。
RS触发器功能描述
1.状态转移真值表
用表格的形式描述触发器在输入信号作用下，触发器的下一个稳定状态（次态）Qn+1与触发器的原稳定状态（现态）Qn和输入信号状态之间的关系。
2.特征方程
即以逻辑函数的形式来描述次态与现态及输入信号之间的关系。由上述状态转移真值表，通过可得到。
3.状态转移图
即以图形的方式描述触发器的状态变化对输入信号的要求。图7.2.4是基本RS触发器的状态转移图。图中两个圆圈代表触发器的两个状态；箭头表示在触发器的输入信号作用下状态转移的方向；箭头旁边由斜线“/”分开的代码分别表示状态转移的条件和在此条件下产生的输出状态。 设触发器的初始状态为Q=0、Q=1，输入信号如图7.2.5所示，当SD的下降沿到达后，经过G1的传输延迟时间tpd，Q端变为高电平。
这个高电平加到门G2的输入端，再经过门G2的传输延迟时间tpd,使Q变为低电平。当Q的低电平反馈到G1的输入端以后,即使SD=0的信号消失（即SD回到高电平），触发器被置成Q=1状态也将保持下去。可见，为保证触发器可靠地翻转，必须等到Q=0的到G1的输入端以后，SD=0的信号才可以取消。因此，SD输入的低电平信号宽度tw应满足tw≥2tpd。同理，如果从RD端输入置0信号，其宽度也必须大于、等于2tpd 。
2.传输延迟时间:
从输入信号到达起，到触发器输出端新状态稳定地建立起来为止，所经过的这段时间称为触发器的传输延迟时间。从上面的分析已经可以看出，输出端从低电平变为高电平的传输延迟时间tPLH和从高电平变为低电平的传输延迟时间tPHL是不相等的，它们分别为： tPLH=tpd，tPHL=2tpd 若基本RS触发器由组成，则其传输延迟时间将为 tPHL=tpd，tPLH=2tpd 。综上所述，对基本RS 触发器归纳为以下几点：
1.基本RS触发器具有置位、复位和保持（记忆）的功能；
2.基本RS触发器的触发信号是低电平有效，属于电平触发方式；
3.基本RS触发器存在约束条件（R+S=1），由于两个与非门的延迟时间无法确定；当R=S=0时，将导致下一状态的不确定。
4.当输入信号发生变化时，输出即刻就会发生相应的变化，即抗干扰性能较差。
同步RS 触发器（控制的RS 触发器）
前面介绍的基本RS触发器的触发翻转过程直接由输入信号控制 ，而实际上，常常要求系统中的各触发器在规定的时刻按各自输入信号所决定的状态同步触发翻转，这个时刻可由外加的时钟脉冲CP来决定。
如图7.3.1所示在基本RS触发器的基础上增加G3、G4两个与非门构成触发引导电路，其输出分别作为基本RS触发器的R端和S端。
由图7.3.1可知，G3和G4同时受CP信号控制，当CP为0时，G3和G4被封锁， R、S不会影响触发器的状态；当CP为1时，G3和G4打开，将R、S端的信号传送到基本RS触发器的输入端，触发器触发翻转。结合基本RS触发器的工作原理，我们可以得到以下结论。
1.当CP=0时 Q3=Q4=1，触发器保持原来状态不变。
2.当CP=1时若R=0 ，S=1； Q3=1，Q4=0，触发器置1； 若R=1 ，S=0； Q3=0，Q4=1，触发器置0； 若R=S=0； Q3=Q4=1，触发器状态保持不变； 若R=S=1； Q3=Q4=0，触发器状态不定；可见R端和S端都是高电平有效，所以R端和S端不能同时为1，其逻辑符号中的R端和S端也没有小圆圈。
1.状态转移真值表
2.特征方程
根据功能表及卡诺图化简，可得到如下表达式：
3.工作波形图
工作波形图即以波形的形式描述触发器状态与输入信号及时钟脉冲之间的关系，它是描述工作情况的一种基本方法。如图7.3.2所示。图中假设同步RS触发器的初始状态为0态。
同步RS触发器的状态转移图及激励表请依照基本RS触发器自行作出。
综上所述，对同步RS触发器归纳为以下几点：
1.同步RS触发器具有置位、复位和保持（记忆）功能； 2.同步RS触发器的触发信号是高电平有效，属于电平触发方式； 3.同步RS触发器存在约束条件，即当R=S=1时将导致下一状态的不确定； 4.触发器的触发翻转被控制在一个时间间隔内，在此间隔以外的时间内，其状态保持不变，抗干扰性有所增强。
//采用门级描述的RS触发器
module RS_FF(R,S,Q,QB);
input R,S;
output Q,QB;
nand (Q,R,QB);
nand (QB,S,Q);
////////////////////////////
//采用行为描述的RS触发器
module RS_FF(R,S,Q,QB);
input R,S;
output Q,QB;
assign QB=~Q;
always@(Ror S)
case({R,S})
2'b01:Q&=1;
2'b10:Q&=0;
2'b11:Q&=1'
/////////////////////////////////
//verilog描述的同步RS触发器
module SYRS_FF(R,S,CLK,Q,QB);
input R,S,CLK;
output Q,QB;
assign QB=~Q;
always @(posedge CLK)
case({R,S})
2'b01:Q&=1;
2'b10:Q&=0;
2'b11:Q&=1'
RS触发器主从RS
主从触发器由两级触发器构成，其中一级接收输入信号，其状态直接由输入信号决定,称为主触发器,还有一级的输入与主触发器的输出连接，其状态由主触发器的状态决定，称为从触发器。电路结构
由两个同步RS触发器组成，它们分别称为主触发器和从触发器。反相器使这两个触发器加上互补时钟脉冲。如图7.4.1所示。
RS触发器工作原理
当CP=1时，主触发器的输入门G7和G8打开，主触发器根据R、S的状态触发翻转；而对于从触发器，CP经G9反相后加于它的输入门为逻辑0电平，G3和G4封锁，其状态不受主触发器输出的影响,所以触发器的状态保持不变。
当CP由1变为0后，情况则相反，G7和G8被封锁，输入信号R、S不影响主触发器的状态；而这时从触发器的G3和G4则打开，从触发器可以触发翻转。
从触发器的翻转是在CP由1变为0时刻（CP的下降沿）发生的，CP一旦达到0电平后,主触发器被封锁，其状态不受R、S的影响，故从触发器的状态不可能改变，即它只在CP由1变为0时刻触发翻转。这一层意思由图 7.4.1(b)所示的框图左边的小圆圈表示出来。
RS触发器功能描述
主从RS触发器的状态转移真值表、激励表、状态转移图、特征方程及约束条件与同步RS触发器相同，只不过触发器翻转被控制在CP脉冲的下降沿，在作工作波形图时应加以区分。综上所述，对主从RS 触发器归纳为以下几点：
1.主从RS触发器具有置位、复位和保持（记忆）功能； 2.由两个受互补时钟脉冲控制的主触发器和从触发器组成，二者轮流工作，主触发器的状态决定从触发器的状态，属于脉冲触发方式，触发翻转只在时钟脉冲的下降沿发生； 3.主从RS触发器存在约束条件，即当R=S=1时将导致下一状态的不确定。
．dict.cc dictionary[引用日期]
康华光等．电子技术基础数字部分：高等教育出版社，2006：208
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JK触发器是数字电路中的一种基本电路单元。JK触发器具有置0、置1、保持和翻转功能，在各类集成触发器中，JK触发器的功能最为齐全。在实际应用中，它不仅有很强的通用性，而且能灵活地转换其他类型的触发器。由JK触发器可以构成D触发器和T触发器。
JK触发器功能描述
逻辑简图如右图所示
JK触发器和触发器中最基本的RS触发器结构相似，其区别在于，RS触发器不允许R与S同时为1，而JK触发器允许J与K同时为1。当J与K同时变为1的同时，输出的值状态会反转。也就是说，原来是0的话，变成1；原来是1的话，变成0。 对应表如下:
JK触发器运算JK动作QQnext动作00保持XX不变01重置X0重置10设置X1设置11反转1(0)0(1)反转JK触发器的时序图
脉冲工作特性如右图所示
该触发器无一次变化现象，输入信号可在CP 触发沿由1变0时刻前加
入。由图7.6.1可知，该电路要求J、K信号先于CP 信号触发沿传输到G3、G4的输出端,为此它们的加入时间至少应比CP 的触发沿提前一级与非门的延迟时间。这段时间称为建立时间test。
输入信号在负跳变触发沿来到后就不必保持，原因在于即使原来的J、K信号变化,还要经一级与非门的延迟才能传输到G3和G4的输出端,在此之前，触发器已由G12、G13、G22、G23的输出状态和触发器原先的状态决定翻转。所以这种触发器要求输入信号的维持时间极短，从而具有很高的抗干扰能力，且因缩短tCPH 可提高工作速度。
从负跳变触发沿到触发器输出状态稳定，也需要一定的延迟时间tCPL。显然,该延迟时间应大于两级与或非门的延迟时间。即tCPL大于2.8tpd。
综上所述，对边沿JK 触发器归纳为以下几点：
1.边沿JK 触发器具有置位、复位、保持（记忆）和计数功能； 2.边沿JK 触发器属于脉冲触发方式，触发翻转只在的负跳变沿发生； 3.由于接收输入信号的工作在CP下降沿前完成，在下降沿触发翻转，在下降沿后触发器被封锁，所以不存在一次变化的现象,抗干扰性能好，工作速度快。
JK触发器产品分类
JK触发器主从JK 触发器
主从JK 触发器是在的基础上组成的，如图7.5.1所示。 在主从
JK触发器电路图
RS触发器的R端和S端分别增加一个两输入端的与门G11和G10，将Q端和输入端经与门输出为原S端，输入端称为J端，将Q端与输入端经与门输出为原R端，输入端称为K端。
由上面的电路可得到S=JQ,R=KQ。代入主从RS触发器的特征方程得到:
J=1，K=0时，Qn+1=1；
J=0，K=1时，Qn+1=0；
J=K=0时，Qn+1=Qn；
J=K=1时，Qn+1=~Qn；
由以上分析，主从JK 触发器没有约束条件。在J=K=1时,每输入一个时钟脉冲，触发器翻转一次。触发器的这种工作状态称为计数状态，由触发器翻转的次数可以计算出输入时钟脉冲的个数。
建立时间：是指输入信号应先于CP信号到达的时间，用tset表示。由图7.5.5可知,J、K信号只要不迟于CP信号到达即可，因此有tset=0。保持时间：为保证触发器可靠翻转，输入信号需要保持一定的时间。保持时间用tH表示。如果要求 CP=1期间J、K的状态保持不变，而CP=1的时间为tWH，则应满足：tH≥tWH。
传输延迟时间：若将从CP下降沿开始到输出端新状态稳定地建立起来的这段时间定义为传输时间，则有：tPLH=3tpd tPHL=4tpd 最高时钟频率：因为主从触发器都是由
JK触发器电路图
两个同步RS 触发器组成的,所以由同步RS触发器的动态特性可知 ,为保证主触发器的可靠翻转，CP高电平的持续时间tWH应大于3tpd。同理,为保证从触发器能可靠地翻转， CP低电平的持续时间tWL也应大于3tpd。因此，的最小周期为：Tc(min)≥6tpd 最高时钟频率fc(max)≤1/6tpd。
如果把图7.5.5的J、K触发器接成T触发器使用（即将J和K相连后接至高电平），则最高时钟频率还要低一些。因为从CP的下降沿开始到输出端的新状态稳定建立所需要的时间为tPHL≥4tpd，如果CP信号的占空比为50%，那么CP信号的最高频率只能达到fc(max)=1/2tPHL=1/8tpd。
JK触发器带清零功能的主从下降沿触发JK触发器
若 Reset=0时：
J=1，K=0时，Qn+1=1；
J=0，K=1时，Qn+1=0；
J=K=0时，Qn+1=Qn；
J=K=1时，Qn+1=Qn；
带清零功能的主从下降沿JK触发器
若 Reset=1时：
不论J、K与Qn的值，Qn+1=0。
JK触发器集成触发器
集成JK触发器的产品较多，以下介绍一种比较典型的高速CMOS双JK触发器HC76。该触发器内含两个相同的JK触发器,它们都带有预置和清零输入,属于负跳沿触发的边沿触发器,其逻辑符号和引脚分布如下图7.5.6 所示。其功能表如表7.5.1所示。如果在一片集成器件中有多个触发器，通常在符号前面(或后面)加上数字，以表示不同触发器的输入、输出信号，比如C1与1J、1K同属一个触发器。
对主从JK 触发器归纳为以下几点：
1.主从JK触发器具有置位、复位、保持（记忆）和计数功能；
2.主从JK触发器属于脉冲触发方式，触发翻转只在时钟脉冲的负跳变沿发生；
3.不存在约束条件，但存在一次变化现象。
JK触发器电路图
4.产生一次变化的原因是因为在CP=1期间，主触发器一直在接收数据，但主触发器在某些条件下（Q=0，CP=1期间J端出现正跳沿干扰或Q=1，CP=1期间K端出现正跳沿干扰），不能完全随输入信号的变化而发生相应的变化，以至影响从触发器 状态与输入信号的不对应。
JK触发器分立元件构成的触发器
两个PNP三极管（上拉管）并联构成二输入与非门电路，三个PNP三极管并联则构成三输入与非门电路。
每个按键按下时提供高电平，松开时提供低电平。CLK按下时主触发器工作，松开时从触发器工作。
．google book．25/2/2008[引用日期]
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&PROTEUS中D触发器输入信号后Q端无反应，求解！
PROTEUS中D触发器输入信号后Q端无反应，求解！
作者 civicli
如图所示，在PROTEUS环境下，采用74LS74的D触发器，在使用过程中，POWER不闭合时，CLK端为高阻态。通过POWER的闭合给CLK一个脉冲，但是输出端Q并没有改变，且Q非与Q的输出并非相反。请问这是什么原因造成的？该如何解决？
D触发器截图.PNG
D触发器截图2.PNG
接线对吗？CLK接受脉冲信号，你用开关来给，合适吗？接个单片机，输出规律信号，看看啦？
引用回帖:: Originally posted by 蝶恋花儿 at
接线对吗？CLK接受脉冲信号，你用开关来给，合适吗？接个单片机，输出规律信号，看看啦？ 只要CLK处有信号从发低电平上升到高电平就应该没问题吧！
引用回帖:: Originally posted by civicli at
只要CLK处有信号从发低电平上升到高电平就应该没问题吧！... 74LS74是双D触发器，当清除=1，预置=1时，时钟上升沿触发，触发后 Q=D。l来自百度搜索。
PROTEUS中的元器件和实际的还有点差别，引脚端口名称看不出来。但根据百度搜索提供的，再看你图中，1和4端口应该是清除和预置脚吧。图中是蓝色小方框，明显是低电平0，还没处于工作状态呢，
建议你好好看看74LS74触发器的说明资料和使用方法。磨刀不误砍柴工，
引用回帖:: Originally posted by 蝶恋花儿 at
74LS74是双D触发器，当清除=1，预置=1时，时钟上升沿触发，触发后 Q=D。l来自百度搜索。
PROTEUS中的元器件和实际的还有点差别，引脚端口名称看不出来。但根据百度搜索提供的，再看你图中，1和4端口应该是清除和 ... 一般的74LS74在1和4都是低电平有效，而在PROTEUS中为高电平有效，所以我才让他们是低电平的！
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