真实真实汽车模拟驾驶游戏汽车;游戏;视频用PAL还是NTSC？

来源：蜘蛛抓取(WebSpider) 时间：2018-08-30 02:07 标签： 真实汽车模拟驾驶游戏

在数字视频创新已经成为数字信息产业热点的今天，数字视频系统的设计方法不断提高，数字视频系统的复杂度已经远远超过以往任何时候。达芬奇技术成功实现数字视频需要四大要素的最新进步，即：处理器、开发工具、软件以及系统专业技术。由于能够在集成这四种要素的平台中实现数字视频、音频、语音与话音技术，因此达芬奇技术可以为数字视频的当前变革打下基础。

本设计是在一块60*60mm 的PCB板上来完成视频的采集、处理与显示。由摄像头采集的视频图像经由解码器转换成达芬奇处理器能够处理的格式，在Codec Engine 中实现H.264 、MPEG-4编解码，在LCD液晶屏上最高能达到 分辨率下30fps(帧/每秒)流畅显示。这样的数字视频系统能达到尺寸小，功能强，设计灵活，实用性广的优点。

内核、系统控制、视频处理子系统(VPSS)、、外部存储器接口、外围控制模块等功能模块组成。

控制器(CCDC)， 预处理器、柱状模块、自动曝光/白平衡/聚焦模块(H3A)和组成；和用于视频输出的视频后端输出(VPBE)接口由屏幕菜单式调节器(OSD)、视频(VENC)和四路10bit s 组成。

1.2 系统的硬件组成及工作原理

加上外围接口芯片的方案。视频解码器把CCD摄像头传过来的模拟视频信号进行模/数转换，变成符合ITU-BT.656 标准的数字视频信号，然后将数字视频信号传到达芬奇处理器的视频处理子系统的前端进行预处理经过Codec Engine 编解码后送到视频处理子系统的后端，直接输出数字视频信号到显示终端上或是通过四路54MHz 的DACs来提供NTSC/PAL制式的模拟视频输出。DM*6 上的ARM端主要做为控制器来控制视频解码芯片和外围接口芯片，DSP端主要负责视频编解码工作。系统硬件框图如图1所示

本设计选用TI公司的视频解码芯片TVP5146 完成从模拟到数字视频的转换。TVP5146 允许10路模拟视频输入,具有4路10bit A/D 转换器;场同步信号VS,行同步信号HS,奇偶场信号FID,输出信号DATACLK 等都由引脚直接引出,省去同步时钟电路的设计。

TVP5146 上的Y[9：2]为输出的亮度视频信号，DATACLK 为行锁定系统的输出时钟，像素时钟频率为27MHz， 用来同步数据采集，HS为行同步信号，VS为场同步信号分别与达芬奇处理器DM*6 视频端口对应的信号相连接。HS的高电平表示一行有效采样点个数，VS 的高电平表示一场有效信号，对于NTSC 制信号，单场为243 行， 奇偶场信号FID为"1" 时，表示当前为奇数场，为"0" 表示偶数场。视频解码芯片与DM*6 的接口电路如图2所示。

图2 视频前端模块接口

2.2 图像处理与显示

实时图像处理系统设计的难点是如何在有限的时间内完成大量图像数据的处理。只有图像处理系统的处理速度达到每秒25帧以上时才能达到实时的效果并且要想在显示终端上显示出高清晰的图像最重要的就是在Codec Engine 中的视频编解码运算。而达芬奇处理器能通过多种复杂的视频编解码来实现高清视频输出，如MPEG-4编解码能显示30fps分辨率为720p()；H.264 编解码能显示30fps 分辨率为D1(720*480) 等。TMS320DM*6 处理器视频处理子系统中的视频后端提供的在线视频显示处理器既能够显示两组独立的视频窗口或两组独立的OSD窗口，还可以以一个视频窗口、一个OSD窗口和一个属性窗口的形式显示。视频编码器完成图像数据编码后可以通过内部的LCD控制器直接输出数字视频信号到液晶显示器上也可以通过四路54MHz 的DACs 进行D/A转换，来提供NTSC/PAL、S-video 等格式的视频或音频输出。

本设计采用的是TI 最新的基于达芬奇技术的TMS320DM*x DSP 的电源管理芯片TPS65023 在高达1.5A 的最宽负载电流范围内可实现高性能的数控功能与效率最大化。TPS65023 集成了三个以支持系统的内核电压、外设、I/O 以及存储器电压，还集成了两个可由外部输入引脚启动的通用200mA 线性低压降 () 稳压器。每个LDO 的输入电压范围都在2.5 V 至6.5 V 之间，因此既可通过其中一个集成降压转换器供电，也能直接通过电池供电。

供电，此系统选用的是LTC3412A 输出电流3A。这样用两个电源管理芯片就能满足系统供电。TPS65023 与达芬奇DM*6 的接口电路如图3 所示。

达芬奇软件架构涵盖低级的OS 驱动程序乃至应用API。在达芬奇软件平台中可以细分为多任务的CODEC， 即视频(Video) 、影像(Image) 、语音(Speech) 、音频(Audio),统称VISA。另外还包含具有多媒体框架组件的CODEC 引擎远程服务器。由此构成的信号处理层(SPL) 一方面通过VISA API 接口与应用层(APL)连接，另一方面则通过DSP/B 与底层内核沟通。APL 包含客户增值差异化设计软件模块，并通过 API 沟通底层内核的许多外围接口驱动。

eXpressDSP 配置工具的使用使得配置一个CODEC 的过程极其简单，下面就是一个完整的应用程序开发步骤：

第一步，开发并完成Codec。就是要开发音视频编解码的核心算法，按照xDM 标准封装成为Codec 库，Codec 主要完成音视频的核心算法，应用程序运行时被调用，并不参与其他功能。

的脚本文件，其中一个脚本文件表明了，Codec 的使用和配置信息，文件名一般为*.cfg， 另一个描述了Codec 在达芬奇上的内存分配的配置，文件名一般为*tcf ，配置好这两个文件后，使用make 命令即可生成Codec Engine， 其文件名一般为*.X64P 。可被应用程序直接调用。

第三步，开发音视频应用程序，并在其中调用Codec Engine 。在Linux 下开发音视频应用程序，包括用户界面，音视频的采集、播放、同步等，其中完成对Codec Engine 的调用，应用程序也要完成一个扩展名为cfg 的脚本配置文件，以表明对Codec Engine 的使用状况。

第四步，加载DSPLINK 和CMEM 模块，运行应用程序至此一个完整的达芬奇音视频应用程序就完成了，其中许多过程是通过脚本文件配置完成的，过程非常简单易懂，下面我们需要在达芬奇上运行它，首先要加载DSPLINK 和CMEM 两个驱动程序模块，其中DSPLINK 主要实现了arm 和dsp 的底层通信，而CMEM 则主要是完成了在物理段上分配连续内存的功能，加载完这两个模块，这样便可以直接运行已完成的应用程序。

基于TMS320DM*6 为核心处理器的数字视频系统已经实现并且功能强大，性能稳定，扩展性强，功耗低，能很好的加速数字视频创新。本文的创新点：1.基于TI 强大的达芬奇处理器（双核）能够实现H.264 等复杂的编解码。2.利用TI 专门针对达芬奇供电的电源管理芯片TPS65023 为其供电，很好的解决干扰、EMI/ 的问题而且还能达到功耗低的效果。

　　人们发明了汽车、摩托车、飞机等种种交通工具，但是能飞的不能跑，能跑的不能飞，难道兼顾地面与天空的交通工具只能是电影里的特效或道具么？概览Pal V是一辆汽车(严格上说，属于三轮摩托)与旋翼飞机的结合体，已经可以合法上路、上天飞行。从公路切换到飞行模式只需要10分钟。飞行和地面最高时速同为 180 公里/小时。Pal V可以搭载两人，三轮摩托车的造型和流线型的外观让Pal V有着不错的空气动力学、舒适性和灵活性。

　　更多的时候Pal V应该出现在空中，飞行高度低于1200 米保证了Pal V的合法性，不会干扰商业飞行。较短的起飞(165 米)和降落(30 米)滑行距离，和其他旋翼飞机一样简单的操作让普通飞行爱好者更容易掌握。

　　动力来自一台4缸汽油发动机，230马力。102升的油箱能提供1200公里的地面续航或350公里的飞行续航(飞行高度在1000米左右时)。Pal V还贴心的提供了一套3D模拟系统，让你在家也可以模拟操作Pal V进行练习。

　　为了让你在地面驾驶Pal V有更多的乐趣，名为 DVC的倾斜控制系统保证了高速下的稳定和令人激动的倾斜。你可以像开汽车那样转动方向盘转弯，并且有着和摩托车过弯一样的倾斜体验。

　　个人交通工具仍然在不断进化，从马车、汽油车到现在的电力驱动。这些局限在地面的交通工具已经不太能满足人们的出行、娱乐需要了。更立体的混合交通工具或许是未来的趋势。看来，过不了多久，《回到未来》中令人记忆深刻的喷气四轮汽车也快要来了。

　　图像是自然生物或人造物理的观测系统对世界的记录，是以物理为载体，以介质来记录信息的一种形式。图像信息是人类认识世界的重要知识。据学者统计，人类所得的信息有80％以上是来自眼睛摄取的图像。而事实上，这种静态的图像已无法满足人们对视频信息的要求。随着人们对视频数据的要求越来越高，高清晰、实时性视频数据量越来越大，视频的实时处理难度也在逐渐增大。本文给出了一款基于+FPGA的嵌入式实时视频采集系统的设计方法，该系统可以广泛应用于关系公共安全的场所，如银行、机场、车站、商场等。

　　1 实时视频采集系统结构

　　常见的视频采集系统主要有两种：一种是基于单处理器(、等)的视频采集卡，特点是结构简单，易于实现，缺点是无法实时地对视频数据完成处理，需要使用外部处理器来完成特定的视频处理算法，因而成本高，升级维护难度大；另一种是基于主从处理器(ARM+DSP，FPGA+DSP等)的嵌入式视频采集卡，特点是系统高度集成，易于维护升级，可以满足视频采集的需求，同时可以完成特定的视频算法，成本较低。因此，本文给出了一种基于DSP+FPGA的嵌入式视频采集系统设计方案。其系统结构框图如图1所示。

　　本系统的设计思路是通过模拟的视频摄像头来获取视频信号，然后采用模数转换芯片SAA71 11A将模拟的PAL制式视频信号转换为YUV4：2：2的数字视频信号。设计使用FPGA芯片EP1C6Q240C8作为协处理器，来完成视频信号的缓存和视频帧的合成，通过双的乒乓结构来实现视频帧的完整性，并在完成视频数据的预处理后，将视频数据传入到DSP中，完成特定的视频处理算法(如压缩等)，最后对处理完的视频数据进行传输和存储。同时，主处理器DSP还负责对视频采集芯片进行初始化配置。其系统硬件结构如图2所示。

　　2．1 视频采集模块

　　设计一个视频采集系统的重要环节，通常是将外部的光信号转换成电信号，然后通过专用的视频转换芯片，来将模拟的视频信号转换为数字视频信号。本设计采用的是模拟CMOS摄像头和Philips公司的高性能视频模数转换集成电路芯片SAA71 11A。

　　SAA7111A是Philips公司的一款高性能视频输入处理芯片。它共有四路模拟视频信号输入端，可以输入4路CVBS或2路S视频(Y／C)信号，也可以编程选择四路视频输入中的一路或者两路组成不同的工作模式；可实现行同步、场同步信号的自动监测、分离，或场频50 Hz或60 Hz自动检测，并可在PAL制和INTSC制之间自动切换，同时能对不同输入制式的亮度信号、色差信号进行处理，实现亮度、色度和饱和度的片内实时控制；SAA7111A中的总线接口可以对片内进行设置。它有32个控制寄存器，其中的22个可编程；该器件的输出为16位V．PO总线，输出格式有12位YUV4：1：1、16位YUV4：2：2、8位CCIR－656、16位565RGB和24位的888RGB；输出信号可提供采样、行同步、场同步等多种同步信号。

　　2．2 视频前端处理模块

　　数字化后的视频数据量一般都十分巨大。为了保证视频数据的完整性和实时性，系统专门设计了视频的前端处理模块。其主要功能是完成视频数据的缓存，视频帧的合成，乒乓操作以及与DSP的通信。由于FPGA内部能反复编程，可以使系统简化，减小板卡面积，易于维护，升级方便，因此，本文采用了的EP1C6Q240C8来完成视频前端处理功能。

　　由于该视频转换芯片没有提供地址信号，所以需要在FPGA内部设计一个地址产生器，以使数据可以对应的存储起来。SAA7111A提供有4个重要信号：LLC(参考时钟信号)、HREF(水平参考信号)、VREF(垂直参考信号)、RTSO(奇偶场信号)。

　　由于PAL制式具有隔行扫描特性，因此，采集的视频数据可被分为奇偶场。因为视频图像处理是针对完整的视频帧，所以需要将奇偶场的视频数据进行合成。其实现方法是奇偶两部分合成一帧数据，即：偶场地址=基地址O+偏移地址；奇场地址=基地址E+偏移地址。帧合成操作示意图如图3所示。

　　为了保证视频采集系统的实时性，该系统使用双RAM的乒乓机构。乒乓操作在FPGA时序设计中的使用十分广泛，是一种典型的以面积换速度的设计思想。这种结构是将输入数据流通过输入数据选择单元等时地将数据流分配到两个数据缓冲区。在第1个缓冲周期，将输入的数据流缓存到数据缓冲模块1上；在第2个缓冲周期，则通过输入数据选择单元的切换来将输入的数据流缓存到数据缓冲模块2，同时将数据缓冲模块1缓存的第1个周期的数据通过输出数据选择单元的选择后，送到运算处理单元进行处理；此后在第3个缓冲周期，再次切换数据的输入与输出缓冲模块。如此循环，周而复始。其具体状态机如图4所示。

　　系统中的通信模块主要是在DSP处理完数据后给FPGA发送一个信号，以通知DSP处于空闲状态，当FPGA内部模块收到后，再将数据传输到DSP上。

　　2．3 视频后端处理模块

K×16位的片上存储空间；其片上外设丰富，包括RTC、10位、MCBSP接口、高速接口(速率为12Mb／s)，还有MMC／SD(多媒体卡)接口、I2H接口等；该DSP处理器为低电压供电，采用1．6 V的内核电压。3．3 V的I／O电压，功耗低达0．2

　　DSP作为视频采集系统的主处理器，主要完成各类接口和外设的配置以及视频的实时处理。包括(PLL)、I2C总线接口、EMIF模块、USB接口等。

　　各类接口只有协调工作，才可保证系统的正常运行。其中时钟发生器负责将外部24 MHz的晶振时钟倍频为200 MHz的系统工作时钟：I2C总线负责对视频采集芯片SAA711 1A进行初始化配置：USB接口负责与上位机通信，以实现数据的传输。

　　考虑到视频数据的庞大和DSP片上的局限性，本系统在DSP外部扩展了一块4 M×16 bit的S和一块256 K×16 bit的FLASH。其中SDRAM映射在DSP的CE2、CE3空间，FLASH映射在CE1空间。由于外设接口配置一般都较为复杂，因此使用了TI公司的片上支持库函数(CSL)，以简化用户接口的配置。

　　视频数据中一般都会存在很多冗余信息(时间冗余度、空间冗余度等)，因此具有压缩的必要性。视频编码的主要目的就是在保证重构质量的前提下，以尽量少的比特数来表征视频信息，尽量去除视频图像数据本身具有的多种冗余特性，如空间冗余、时间冗余、心理视觉冗余和熵编码冗余等。常见的压缩标准有JPEG、MPEG－1、MPEG－2、H．261以及H．263等。这些算法一般都较为复杂，处理的数据量也十分巨大。而采用哈佛总线和流水线操作等内部结构DSP在视频处理算法的实现上具有巨大优势。视频算法的编程和调试可在CCS(code composer studio)2．0环境下完成，可使用C语言实现，这样有利于跨平台的移植、优化和升级。

　　本文所设计的基于DSP+FPGA的实时视频采集系统，采用双RAM的乒乓结构来实现对视频的实时采集，利用DSP主处理器来实现JPEG压缩算法，同时使用在线编程技术并利用JTAG对系统进行在线调试。因此，该系统具有体积小、成本低、功耗低、速度快、适应性强、便于维护等特点，因此，在图像的实时处理方面具有良好的应用前景。


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