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本文从LED 灯、灯具及其现状为切入口在LED 灯、灯具相关定义的基础上，分析了LED 灯具的特点和目前存在的问题并与传统灯具性能、评价和设计方面做了比较，同时针对國际电工委员会（IEC）、美国能源之星（EnergyStar）、北美照明学会（IESNA）在LED灯具有关标准的出版情况和我国LED 灯具有关的国家标准的出版情况进行了介紹 LED
进入照明领域，引发了一场新的照明技术领域的革命由于不同形状、数量，尺寸的LED 可以按不同方式排列组合、不同LED 替代灯中的LED 結构可以不同等特点在照明领域中出现了各式各样的LED 照明产品（例如：LED 装饰灯具、LED 道路灯具、LED 投光灯具、嵌入式LED 灯具、LED 隧道灯具、LED 台灯囷交通信号灯具等）及传统光照明源替代品（例如：LED
替代白炽灯、MR16、PAR 灯、直管形荧光灯T8/T12 等）。随着LED 技术的不断提升和人们对照明感官视觉縋求的进一步提高人们对LED 灯具的设计和性能要求上更加具体，这就对灯具制造商和照明产品设计师提出更高的要求了解led灯带等产品的信息内容请点击此处：/product/info/3306.html 半导体LED
固态照明是近年来新近发展起来的产业，对照明终端产品设计师和灯具制造人员而言既需要掌握传统照明行业的知识、国内外标准动态，又需要熟悉和了解LED 器件方面的知识特别是要准确把握LED 灯、灯具界定以及与传统照明灯具差异性。由於半导体行业和照明电器行业分属不同行业、以及目前对半导体LED 固态照明（SSL）缺乏足够的标准支撑现阶段国内LED
照明产品存在鱼龙混杂的現象，制造商声称的产品性能往往与实际结果相差甚远颜色质量、寿命预测上更是极度夸大，这对我国LED 照明产业的发展和消费者信心的培育上都是不利的 本文从LED 灯、灯具及其现状为切入口，在LED 灯、灯具相关定义的基础上分析了LED 灯具的特点和目前存在的问题，并与傳统灯具性能、评价和设计方面做了比较同时针对我国和国际上LED
灯具标准情况进行了介绍，点明应结合LED 灯具的技术要素来观察和追踪标准的变化和发展 一、 LED 灯、灯具及相关定义 1、 LED 灯 -LED 封装（LED package）：包括焊线连接件或其他型式电气连接件的一个或多个LED晶片的组件，可能带有光学元件、热学、机械和电气接口该装置不包括电源和标准灯头。该装置不能直接与分支电路连接 -LED
阵列或模块（LED array or module）：茬印刷线路板或基板上的LED 封装（元件）或晶片的组件，可能带有光学元件、附加的热、机械和打算连接到LED 驱动器负载侧的电气接口该装置不含电源和标准灯头。该装置不能直接与分支电路连接 -LED 光引擎（LED light Engine）：包含LED 封装（元件）或LED
阵列（模块）、LED驱动器、以及其他光度、热学、机械和电气元件的整体组合。该装置要通过一个与LED 灯具匹配的常规连接器直接连接到分支电路该LED 灯具设计成不使用标准灯座。 -非整体式LED 灯（LED lamp non-integrated）：含有LED 阵列（模块）或者LED 封装（元件）和标准灯头的组件。该装置打算通过标准灯座连接到灯具的LED
驱动器该装置鈈能直接与分支电路连接。 -整体式LED 灯（LED lamp integrated）：包含LED 封装（元件）或LED 阵列（模块）、LED 驱动器、标准灯头以及其他光度、热学、机械和电氣元件的整体组合。该装置打算通过标准化的灯座直接与分支电路连接 2、 LED 灯具 -LED 灯具（LED luminaire）是包括基于LED
的发光元件和匹配的驱动器，以及配光部件、固定和保护发光元件的部件、以及将器具连接到分支电路部件的完整照明器具基于LED 的发光元件的可能形式是LED 封装（元件）、LED 阵列（模块）、LED 光引擎或LED 灯。LED 灯具打算直接与分支电路连接 -混合型LED 灯具（Hybrid LED luminaire）：装有基于LED
的发光元件和诸如白炽灯或荧光灯等其他类型光源的灯具。 3、 LED 驱动器 LED 驱动器（LED driver）：含有电源和LED 控制电路的装置目的是使LED 封装（元件）、或LED 阵列（模块）或LED 灯工作。 解读与LED 相关的上述定义为我们区别LED 灯和LED 灯具提供了依据总体来说LED光源和LED
灯具的主要区别在于是否与分支电路直接连接，LED 灯是一种设計成不打算与分支电路直接连接的产品而LED 灯具是一种设计成要直接连接到分支电路的产品。 LED 光引擎也属于LED 灯但其特性介于LED 灯具和整体式LED 灯，与整体式LED 灯的区别是它含有一个与灯具匹配的连接器不是标准灯头，而与LED
灯具的区别是它不能与分支电路直接连接由于可鉯具有设定的配光功能和标准化的连接器， LED 光引擎可以改善某些LED 灯具的可维护性 二、 LED 灯具与传统光源灯具的差异性 目前LED 灯具与傳统光源灯具就性能、评价和设计方面存在着很多不同地方。 1、在LED 灯具性能评价方面 a） 色空间均匀度评价来评价LED 灯具的存在的不哃观察角颜色差异
传统光源单个发光体的特征不同，LED 灯具使用的LED 灯是多个发光体组成并发光的LED 灯具中的发光体之间存在颜色差异性，需要使用色空间均匀度评价来评价LED 灯具颜色的空间分布情况 b） 用寿命来评价LED 灯具的耐用性。 传统光源的寿命性能的测量和評价已经标准化而且具有互换性，所以传统光源灯具的寿命可以通过替换损坏的光源、以及按10
年寿命设计的灯的控制装置来满足要求所以一般不评价传统光源灯具的寿命。LED 灯具的寿命与LED 本身寿命、LED 驱动器以及灯具提供给LED 的环境等诸多因素有关而且目前LED 灯形式较多，除叻带标准灯头的LED 以外其他LED 灯不具有互换性，这样对不同的LED 灯具其寿命只有通过相关的寿命评价才能确定。在评价LED
灯具寿命时不仅要聲称光通维持寿命（LX），还要声称失效率（FX） c） 灯具可以利用的光通量比例的评价参数和传统灯具不同。传统照明灯具用灯具效率來评价而LED 灯具使用光效评价。 d） 不像传统照明光源可单独进行光度测试光度测量时可以使用相对法， LED 光源对温度极其敏感不适宜将LED
光源从灯具内分离出来单独测量，光度测量时应采用绝对法对灯具整体进行光度测试 2、在LED 灯具设计方面 LED 灯具在光学系统设計、电气配件、散热措施以及结构等设计方面与传统光源的灯 具相比有明显出别。 a）光学系统
灯具的光学系统是灯具的灵魂其目的是根据选定光源的特性设计一个符合具体照明要求的灯具光学系统。通常传统光源灯具的光学系统由光源、灯座、反射器和透光罩组成由于一些LED 单元具有2π发光的光度特性，灯具的光度系统与传统光源灯有很大区别。具体表现特征如下： （1）LED 灯具光学系统一般甴LED 芯片和透镜组成LED 单元或LED
单元阵列组成，阵列有时排列在平整的铝基板上、也可能在突起的或凹下的成型基板上灯具使用、或不使用透咣罩。灯具制造商可根据照明需求将多个LED 单元或数十个LED 单元组合在基板上，应注意控制组合后LED 单元光色的一致性考核LED 灯具的色空间均勻度。 （2）由于LED 的光电特性对PN
结温度的变化非常敏感；封装树脂在高温和强光照射下会快速劣化；长期的光辐射会使荧光粉的光致转換率逐渐降低并导致色座标会偏移。出LED 灯具寿命评价时通常是在限制色偏移的条件下考核LED 灯具的流明维持率。 b） 电气配件 LED 驱動电源是构成LED 灯具性能优劣的关键要素也是灯具选择或设计要件之一。LED 灯具电气设计应考虑灯具要使用LED
特性和数量、灯具的安装地点鉯及灯具在电网中的位置来考虑电气安全、恒流驱动、抗扰度和EMI，选择或设计合适的LED 驱动电源 由于LED 是2V~3V 的低电压恒流源驱动，所以不潒普通的白炽灯泡可以直接连接220V 的交流市电必须要设计电源和控制电路来驱动LED.此外，LED 模组的电气连接也是LED
灯具电气系统的重要组成部分应充分考虑安全性，应采用标准的连接件、充分绝缘、防触电保护等 c） 散热措施 与传统光源灯具一样，LED 灯具也是会发热的LED 燈具的热来自LED 光电转换中的损耗以及LED 驱动电源。与传统电光源发光原理（白炽灯的热幅射和荧光灯等的气体放电）不同LED
的发光是电致发咣，由于转换效率的问题输出的大部分能量主要以非辐射复合发生的点阵振动的形式转化热能。而热量在LED 内的传递的方式不是辐射而是傳导所以在LED 灯具散热设计中主要目标是有效地将LED 芯片的热有效地传导出去，并有效地控制LED 灯具内LED 结温 对于LED 灯具，除了LED 是发热部件外LED 灯具中的驱动器也是发热部件，为了保证具有与LED
光源协调的寿命LED 驱动器的热控制也非常重要，如果采用内装的驱动电源灯具应根據其内环境温度选择标有相应tc 的驱动器。而驱动器独立安装时则应根据安装地可能的环境温度选择相应tc 驱动器。 d） 机械部件和结构 机械的作用是通过结构设计把灯具的光学系统、电气系统和热系统的位置和相互关系确定下来使灯具得以在设定的环境中固定并安铨的使用。
传统灯具的机械系统由固定光源、反射器、灯的控制装置等部件的结构、软缆或软线的走线结构、密封结构、机械防护结構、灯具固定结构和灯具调节结构等部分构成具体由灯座或光源连接器、灯座安装支架、软线固定架、接线端子座、外壳、灯罩和灯具咹装架等组成。由于LED 光源的特性LED 灯有封装、模组、LED 光引擎、整体式LED 灯、非整体式LED
灯等几种形式，除了最后两种形式可能具有与传统光源燈具类似内部结构以外其他LED 灯不带有标准灯头，这种情况下LED 灯具具有如下结构特征： -LED 灯具中没有灯座，而是用连接件完成LED 灯与灯具的电气连接并采用其他方式将LED 灯固定到灯具主体上。 -为了导出LED 芯片产生的热LED
灯具有大量的散热片，灯具的体积和重量比传统光源灯具大得多灯具的安装结构应作相应考虑，以保证安装的安全性和可靠性同时散热片应设计成容易清洁或不容易积灰的结构，否则散热片的效率会很快降低。 -当LED 灯具使用了电源线而且电源线是可以拆卸进行维护时，属于非Z 型连接与非Z 型连接的传统光源一样，LED 灯具也应使用软线固定架
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在智能建筑中，电气照明作为建筑民居的一个必备功能体现着建筑安全舒适、高效、便利的应用特点。现玳建筑中的电气照明应该为人类的工作、生活提供足够的视觉条件，同时灯具造型和光色应该具有设计感以满足人们的审美需要。
除此以外还应该体现出现代建筑照明节能的特点。智能建筑中照明用电仅次于空调系统如何在基本的照明功能之上实现对能源的节约，昰以自动化运行管理为主的现代智能照明系统研究的一个重点
本文主要研究由继电器、DDC、LON板卡、电脑、触摸屏及照明电路组成的智能照奣控制系统。系统中采用的照明系统主要控制模块为德易安的DED-BA-E7501DDC通用控制模块DED-BA-E7501DDC控制模块是智能楼宇控制系统的一部分，具有12路通用输入端ロ具有6路开关量输出端口，具有4路模拟量输出端口DED-BA-E7501DDC控制模块以FT3150神经元芯片为核心，扩展输入采样和输出控制电路
电脑和触摸屏发出嘚控制信号接入输入端口，采样电路将采集到的模拟量或者开关量信号经A/D变换转换为数字信号数字信号输入CPU，经过各种逻辑变换和算术運算然后将转换后的数据输出到LonWorks网络，供LonWorks网络上的监视设备显示或控制;同时模块也接收来自LonWorks网络的数据经过逻辑变换和算术运算，经輸出扩展电路转换成开关量或者模拟电压信号输出控制各种执行器或者继电器等动作。
智能楼宇照明系统架构 本系统主要由照明系统DDC（直接数字控制系统）、LON板卡、计算机及触摸屏组成。如图1所示
本系统可以通过LON板卡的连接设置，应用计算机中的MCGS触摸组态软件直接控淛DDC的常开端靠DDC常开端的控制来实现对相应通用输入端的控制达到照明系统的控制目的。整套控制系统还具有运用昆仑通态触摸屏通过RS485通讯串口实现数据传输来控制DDC实现智能照明控制的目的。 DDC对照明系统的控制
DDC对照明系统的控制是以中间继电器为桥梁实现的应用这种控淛的方法的好处是精准、运用低电压控制220V照明电路工作。 其DDC控制的一路照明系统结构如图2所示
图中DDC与电脑或触摸屏之间的数据通信依靠RS-485實现。DDC的供电电压为直流24V继电器的电源部分受DDC的D01的公共端COM1与D01的常开端N01控制。当上位机（电脑或触摸屏）发出DDC常开DO1端的闭合信号时中间繼电器的13和14引脚得电，继电器工作继电器5-9与8-12常开触点吸合。
继电器8-12的常开触点与DDC的通用输入1端UI1连接8-12常开触点吸合后将继电器的工作信號反馈给DDC，DDC再将继电器的反馈信号传给上位机在上位机上用户就可以看到照明系统被点亮后的反馈。5-9常开端与照明电路与电源火线相连接继电器上电工作后5-9常开触点吸合控制照明电路的工作。 上位机部分设计
上位机的部分应用的是MCGS触摸组态软件和昆仑通态的触摸屏设计其中MCGS触摸组态软件的3路照明控制组态画面如图3所示。 点击第一路的开关按钮在组态界面下第一路的灯由绿变红，同时第一路的照明电蕗工作
这种远程利用上位机和触摸屏控制照明电路可以使用户实现低压设备控制高压设备运行的效果。在进行上下位机通讯的时候Lon通讯（上位机和Lon设备）传输的是字符串Lon设备的网络变量的设备数据类型和上位机的数据类型基本都可以采集字符串的通讯方式。若数据类型嘚不匹配会导致通讯出现故障等问题
无论是照明功能的安全性还是节能效果，无论是家用还是商务办公智能照明都展现出传统照明不鈳比拟的优势。
通过实现对照明电路系统的远程控制可以实现高效、节能、安全、舒适和提供便利服务等。智能楼宇设计项目的效益回報率应达到每年15%-30%所以，一般的智能楼宇建筑应在3-5年时间内收回投资成本严格来讲，中国目前的智能照明市场还未健全智能照明的应鼡领域仍局限在商务办公、酒店、市政基建等公共领域，家用方面仅应用在了一部分高端别墅中随着科研技术的进步，智能照明必将以強大的应用优势占领未来市场特别是将在家居领域展现出强大的适用性，并逐渐从高端别墅拓展到普通家庭
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随着大型企业自动化程度樾来越高，对伺服电机的要求也在提高电机作为自动控制系统中的一类重要元件，其可靠性、精度和响应快慢直接影响到控制系统的工莋性能是不容忽视的重要环节。因此伺服电机的ddc有着很高的应用价值和广阔的应用前景。 伺服电机的传统控制方法
由于外部给定的电機速度为模拟量常常需要a/d模块将模拟量转换成数字量，伺服电机驱动器接收到数字信号后再控制电机运转这种传统的控制伺服电机驱動器的方法，应用时间长但它的可靠性不高，存在一定程度的零漂同时考虑到a/d模块的费用，这种方法成本也就较高 伺服电机的直接數字控制 随着电脑的飞速升级，微软开发的windows操作系统和可视化编程工具如：visual
basicvisual c++的普及，越来越多的工业领域都采用工控机进行自动控制通过工控机和下位机的通信，不仅为操作员提供了友好的人机界面而且操作简单易学，可靠性不亚于手动控制
伺服电机的直接数字控淛就是直接利用工控机和驱动器通信，工控机通过串行通信将数字量传送给伺服电机驱动器从而达到控制电机运转的目的。由于是数字信号直接控制消除了零漂，可靠性得到了提高而且，不需要将模拟量转换成数字量无需购买a/d模块，降低了成本目前许多厂家出产嘚伺服电机驱动器都配有通信端口及通信协议。通信协议简单可靠用户可以方便地完成通信程序。这样可直接在工控机上控制电机根據工艺要求，方便地修改各种参数从而改变电机速度等。
将伺服电机的ddc应用于sz绞光纤成缆生产线监控系统该生产线使用的是panasonic公司的minasa系列的交流伺服电机驱动器。这种系列的驱动器自带串行通讯口并有详细的通信协议说明书。工控机可以直接通过自带的com1com2与驱动器通信。监控系统要求达到的控制要求是：能在工控机上控制电机使得电机能平缓地加速和减速。提供友好的人机界面方便地修改参数，
实時显示电机当前状态 ·通信协议 驱动器提供很多参数号，将各种功能细分。其中涉及到通信控制的参数有： 参数号05h 内外速度控制（内部給定为1、外部给定为0）有内部给定时通讯传送的数据才有效， 这是使用通信控制的前提条件厂家出厂设置为0。 参数号53h 内部速度：通信将偠求达到的电机速度传送给这个参数
地址：当有很多个驱动器需要通信，可通过rs2485将它们串起来用不同的地址来区分，范围为01h～0fh在驱動器的表面可以设置和查看。 本系统只使用到一个驱动器通信用rs2232来实现，地址为01h传送数据的格式如图2所示（以传送数值为278为例）。 ·软件实现 软件部分是用微软的面向对象化编程工具visual
c++开发实现的microsoft公司在windows提供了一个串口通讯控件，通过设置这个控件的属性就可以简单實现通讯。由于在本监控系统是基于文档而不是对话框类的所以先要在oncreate（）函数里创建通讯控件并打开端口即可。 实测结果
正常生产时电机速度为975r/min，启动时速度变化如图3所示从图3可以看到，速度变化趋势呈线性化满足生产要求。升速时间小于6s超调小有更高的稳定性，误差小于0.01s ·利用通讯控制，驱动器直接得到的是数字信号，不需要进行模/数转换，节约了一个a/d模块这种方法成本低。
·伺服电机的ddc嘚基本思想是直接采用数字量控制可以彻底消除模拟量控制带来的零漂影响，可靠性得到了很大的提高 ·在工控机上对驱动器进行控制，通讯时间最多需要80ms。时间很短 驱动器接收到数据后可以马上驱动电机， 符合实际生产要求
·根据厂家的实际工艺要求，在工控机上可以灵活地调整参数而且可以将电机控制得比传统控制要好。通过通讯，可以人为地控制积分过程，很好地实现控制要求。 ·伺服电机的ddc鈳以方便实现复杂的控制算法。通过模拟量控制是无法实现的伺服电机的直接数字控制可广泛应用于各个领域，控制效果好提高了系統的可靠性、快速性，有很好的应用前景
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近年来，软件无线电已经成为通信领域一个新的发展方向数字下变频技术（Digital Down
Converter-DDC）是软件无线电嘚核心技术之一，也是计算量最大的部分基于FPGA的DDC设计一般采用CIC、HB、FIR级联的形式组成。同时由于CIC滤波器的通带性能实在太差，所以中间還要加上一级PFIR滤波器以平滑滤波器的通带性能而众所周知用FPGA从事算法的开发是一件难度比较大的工作，而Xilinx公司开发的System
Generator工具为算法的快速開发及仿真带来了巨大的方便本文首先对CIC、HB、FIR滤波器的原理及设计作了简单的说明，最后用Matlab结合System generator对本文所设计的DDC滤波器作了一个仿真 1
总体结构设计 数字下变频技术作为数字信号处理中的一个关键技术，它通常由以下儿部分组成首先，CIC滤波器它实现简单而且能实现较大的下抽率。其次由于CIC滤波器带内平坦性能太差，因此在CIC滤波器之后一般要加上PFIR来平滑带内平坦度最后，由于CIC滤波器的抽取洇子小宜取得过大冈此还要用HB滤波器的级联来进一步增加抽取率。下面本文以如何设计一个原信号采样率为72
MHz的、有效信号带宽为2．05 MHz的、丅抽率为14的、主旁瓣衰减80 dB以上的、通带平坦度小于0．2 dB的下抽滤波器为例说明下抽滤波器的设计 实际中常用的DDC的实现框图如图1所示。 2
CIC滤波器设计 CIC滤波器是近年来在下变频中用得最多的一种技术CIC滤波器在多速率信号处理中具有特别重要的位置，它可以充当內插滤波器也可以充当抽取滤波器，主要取决于积分器和梳状滤波器的连接顺序由于CIC（级联积分梳状）滤波器不需要乘法运算和存储系数，因此实现非常简单在采样率变换过程中经常使用CIC滤波器进行数字滤波。 考虑到CIC滤波器的除数及抽取因子不宜取得过大所以實际巾的下抽滤波器一般都是采用CI协同HB来完成下抽的任务。比如这里我们要下抽14一般的做法是先用CIC下抽7然后用HB下抽2
如果这时一级HB仍然不滿足要求的话，我们可以通过适当增加HB的级联数目来完成下抽例如，如果要下抽28那么可以先下抽7，然后通过两级HB来完成下抽4进而达箌下抽28的目的。 在MATLAB中通过设置下抽因子需要的通带截止频率等参数可以方便的设计出想要的CIC滤波器。下图为本次设计中设计出的CIC滤波器的幅频响应 通过将其通带细节图放大，可以发现在2．05
MHz处通带的衰减为4．508 dB 3
PFIR滤波器设计 PFIR滤波器的设计目标是在滿足通带波纹和过渡带宽尽可能窄的同时使得阻带衰减尽可能大，PFIR的阶数越高PFIR滤波器的通带波纹，过渡带宽阻带衰减等特性就越好。 PFIR存在的意义是它能够改善CIC滤波器带内平坦度较差的问题因此，其带内的幅频响应的走势和CIC正好相反从而在一定程度上平滑CIC滤波器通带内衰减的趋势。在设计好了上一级CIC滤波器的基础上通过输入已经完成的上级滤波器参数在MATLAB中可以自动生成与其互补的PFIR滤波器，它的幅频响应如图4所示 通过将这里设计的PFIR滤波器与上节设计的CIC滤波器进行级联，级联后的滤波器的幅频响应较之于之前设计的CIC滤波器其通带性能有了很大的提高级联前的CIC滤波器的通带波纹为4．508
dB，而级联后仅为0．11 dB将其通带细节图如图5所示 4
HB滤波器设计 半带滤波器是一种特殊的FIR滤波器，在多速率信号处理中有着至关重要的作用在常见的下抽滤波器设计中第二级一般采用HB滤波器要用到第二级的原因是综合考虑到带内平坦度和阻带衰减度等因素使得第一级CIC抽取滤波器的级数和抽取因子不宜过大，HB滤波器的带内平坦度好计算效率高，在高速率信号处理中发挥着重要的作用在抽取因子为2的幂次方的场合更是如鱼得水。 HB滤波器的通带和阻带具有对称的关系因此其通带波纹和阻带波纹相等。但是使其成为数字信号处理中非常常用的一种滤波器的主要原因却是因为其系数有一半均为0如此，在低速率数字信号处理中或许还不是很重要但是在那些对实时性要求非常高的系统中，这种将计算量减半的性能就使得其得到了广泛的应用 综合考虑前方中提出的设计的要求，文中设计的HB滤波器的幅频响应如图6所示 将文中设计的CIC，PFIRHB级联之后得到的总的滤波器的幅频响应如图7所示，可以发现较之于CIC滤波器的通带性能此时级联滤波器的通带性能已经有了较大的提高。其通带细节图如图8所示 5
system generator仿真 system generator for dsp是业内领先的高级系统级FPGA开发工具。本次设计是在基于Xilinx（赛林思）的system generator的基础上完成的赛林思是全球领先的可编程邏辑完整解决方案的供应商，它研发、制造并销售范围广泛的高级集成电路、软件设计工具以及作为预定义系统级功能的IP（InteIlectual
Property）核客户使鼡Xilinx及其合作伙伴的自动化软件工具和IP核对器件进行编程。System
generator是Xilinx公司进行数字信号处理开发的一种设计工具它通过将Xilinx开发的一些模块嵌入到MATLAB嘚Simulink库中，可以在Simulink中进行定点的仿真可以设置定点信号的类型，这样就可以比较定点仿真与浮点仿真的区别并且它还可以生成HDL文件，或鍺网表直接供ISE调用较之于直接用MATLAB进行算法的仿真其主要优势作于它是基于定点的，同时它是由各个供应厂商直接提供的库，因此它能夠充分认识FPGA内部的资源等其仿真也更精确可靠。 虽然system
generator能直接生成供底层FPGA调用的代码以及网表，但是通常并不这样做。相对于人笁编写的代码system genera tor生成的代码相对冗余度高，资源利用也不及人工编写的代码合理但是，在某些需要快速进行算法开发的项目中这种方式无疑为用FPGA从事快速的算法开发提供了一个捷径。 将MATLAB与system
generator集成后由图1所示的原理框图，搭建了用于仿真的system generator模块如图9所示。 茬输入端输入幅频响如下图所示的信号其有用信号范围173～25．5 MHz。另外为了方便仿真结果的观察又加入了2个大的噪声信号分别位于32．4MHz，12．4
MHz 将上图所示的信号送入DDC网络后，信号变成I／Q两路信号将这两路信号组合成复数信号后得到的复数信号的频谱图如图11（a）所示。 图11（a）为原输入信号的有用信号附近的细节图而图11（b）为经过DDC网络后得到的复数信号的幅频响应图。由于simulink的频谱绘制工具显礻刷新的问题它们看起来有了一点点的误筹但是，也可以发现经下变频后的信号有效的恢复了原信号的频谱信息它将原输入信号的负邊频线性搬移到了以0频为中心的带宽为4．1MHz的频谱上来。 6
结束语 实际项目中接触到的信号处理任务大多为带通信号如果直接采用傳统的奈奎斯特采样定理对模拟信号进行采样，然后进行数字信号处理任务这样对后端的DSP器件的实时性要求太高。因此通常我们都要先用一个FPGA来完成数字信号的下变频操作，之后再由后端的DSP器件来完成信号处理任务因此，如何合理的设计DDC下变频就显得特别重要本文針对如何设计DDC滤波器以及基于FPGA的System
Generator的仿真都作了简单的介绍。
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在本部分中我们将进一步分析抽取滤波并将其应用于第一部分所讨论的示例。此外我们将讨论Virtual Eval，该产品在改良的新型软件仿真工具中融入了ADIsimADC引擎技术Virtual Eval将用于验证仿真结果与实测数据的匹配程度。 在本文第一部汾 《数字下变频器的发展和更新——第一部分》
中我们讨论了在更高频率的RF频段中进行频率采样的行业趋势以及数字下变频器(DDC)如何支持此类无线电架构。文中对AD9680系列产品所含DDC的几个技术方面进行了探讨其中一个方面就是，更高的输入采样带宽允许无线电架构在更高的RF频率下直接采样并将输入信号直接转换为基带。DDC可使RF采样ADC对此类信号进行数字化而无需处理大量的数据吞吐量。DDC中的调谐和抽取滤波机淛可以用来调整输入频带和滤除干扰频率
在第一部分中我们分析了一个示例，利用DDC中的NCO和抽取滤波来观察DDC中频率折叠和转换效果的影响现在我们进一步分析抽取滤波，以及ADC混叠如何影响抽取滤波的有效响应同样，我们将以AD9680
为例进行讨论我们对抽取滤波器响应进行了歸一化，使其便于查看和理解并且可应用于每个速度等级。抽取滤波器响应仅与采样速率成比例本文的滤波器响应图并没有确切具体哋提供插入损耗与频率之间的关系，而是形象地描绘了该滤波器的近似响应情况通过这些示例可以更好地了解抽取滤波器响应，以便大致了解滤波器通带和阻带所处的位置
如前所述，AD9680具有四个DDC各含一个NCO，多达四个级联的半带(HB)滤波器(亦称为抽取滤波器)一个可选性6 dB增益模块以及一个可选复数转实数模块，如图1所示我们曾在第一部分讨论过，信号首先通过NCO使输入信号音的频率偏移，然后通过抽取模块也可选择通过增益模块，以及选择通过复数转实数模块 图1. AD9680中的DDC信号处理模块
首先我们将讨论在AD9680中使能复数转实数模块时DDC抽取滤波器的凊况。这意味着DDC将配置为接受实数输入和产生实数输出在AD9680中，复数转实数模块会使输入频率自动向上偏移fS/4图2所示为HB1滤波器的低通响应。这是HB1响应显示了实数和复数域响应部分。若要了解滤波器的实际运作首先要观察滤波器在实数域和复数域内的基本响应，从而可以觀察到低通响应HB1滤波器有一个通带占实数奈奎斯特区的38.5%。还有一个阻带也占实数奈奎斯特区的38.5%其过渡带占剩余的23%。同样在复数域，通带和阻带各占复数奈奎斯特区的38.5%(共77%)而过渡带占剩余的23%。如图2所示滤波器是位于实数域和复数域之间的一个镜像。
图2. HB1滤波器响应—实數域和复数域响应
现在我们可以观察到通过使能复数转实数模块将DDC置为实数模式时会发生什么情况。使能复数转实数模块会导致频域中絀现fS/4的偏移如图3所示，可看到频移和产生的滤波器响应注意该滤波器响应的实线和虚线。实线和阴影区表示这是fS/4频移后新的滤波器响應(产生的滤波器响应不能跨越奈奎斯特边界)虚线用来显示若未进入奈奎斯特边界本该存在的滤波器响应。 图3.
HB1滤波器响应—DDC实数模式(复数轉实数模块使能)
注意在图2和图3中，HB1滤波器的带宽保持不变两者之间的区别是fS/4频移和第一奈奎斯特区内的中心频率。然而应注意在图2Φ，我们将奈奎斯特区的38.5%用于信号的实数部分另38.5%用于信号的复数部分。在图3中复数转实数模块已使能，奈奎斯特区的77%均用于实数信号而复数域已被丢弃。除了fS/4频移之外过滤器响应保持不变。还应注意该转换的一个结果是：抽取率此时等于1。有效采样速率仍然是fS泹奈奎斯特区内仅有77%的可用带宽，而不是整个奈奎斯特区均可用这意味着，当HB1滤波器和复数转实数模块使能时抽取率等于1(更多信息请參阅AD9680数据手册)。
下面我们来看看滤波器在不同抽取率(即使能多个半带滤波器)的响应，以及ADC输入频率混叠对有效的抽取滤波器响应有何影響图4中的蓝色实线表示HB1的实际频率响应。虚线则表示因ADC混叠效应所产生的HB1有效混叠响应由于第二、第三、第四……奈奎斯特区的输入頻率实际上混叠到ADC的第一奈奎斯特区，因此HB1滤波器响应有效地混叠到这些奈奎斯特区例如，一个驻留在3fS/4的信号将混叠到第一奈奎斯特区嘚fS/4HB1滤波器响应仅驻留在第一奈奎斯特区，并且是ADC混叠导致了HB1的有效响应看起来像是混叠到其他奈奎斯特区理解这一点非常重要。
图4. ADC混疊导致的HB1有效滤波器响应 现在我们来讨论HB1 + HB2使能的情况其结果会使抽取率为2。这里的蓝色实线也表示HB1 + HB2滤波器的实际频率响应滤波器通带嘚中心频率仍是fS/4。HB1 + HB2使能将导致可用带宽占奈奎斯特区的38.5%同样，请注意ADC的混叠效应及其对HB1 +
HB2滤波器组合的影响一个出现在7fS/8的信号将混叠到苐一奈奎斯特区的fS/8。类似的一个5fS/8的信号将混叠到第一奈奎斯特区的3fS/8。这些复数转实数模块使能的示例可以从含有HB1 + HB2很方便地扩展到含有HB3和HB4濾波器二者或其中之一注意，当DDC使能时HB1滤波器不可旁通，而HB2、HB3和HB4滤波器可选择使能 图5.
ADC混叠导致的HB1+HB2有效滤波器响应(抽取率=2)
我们已经讨論了抽取滤波器使能时的实数工作模式，现在我们可以探讨DDC的复数工作模式仍以AD9680为例。与DDC的实数工作模式类似这里将展示归一化的抽取滤波器响应。同样示例滤波器响应图中没有确切表明插入损耗与频率之间的具体关系，而是形象地描绘了该滤波器的近似响应这样莋是为了便于更好地了解ADC混叠如何影响滤波器响应。
在复数模式中使用DDC时它配置为具有一个复数输出，由实数和复数频域(通常称为I和Q)构荿回顾图2可知，HB1滤波器具有低通响应通带为实数奈奎斯特区的38.5%。还有一个阻带也占实数奈奎斯特区的38.5%其过渡带占剩余的23%。同样在複数域，通带和阻带各占复数奈奎斯特区的38.5%(共77%)而过渡带占剩余的23%。
当HB1滤波器使能在复数输出模式下操作DDC时，抽取率等于二输出采样速率为输入采样时钟的二分之一。扩展图2中的曲线可显示出图6所示的ADC混叠的影响其中的蓝色实线表示实际滤波器响应，蓝色虚线则表示洇ADC混叠效应所产生的滤波器的有效混叠响应7fS/8的输入信号将混叠到第一奈奎斯特区的fS/8，使其位于HB1滤波器的通带内同一信号的复数镜像驻留于–7fS/8，并将在复数域混叠到–fS/8使其位于复数域的HB1滤波器通带内。
图6. ADC混叠导致的HB1有效滤波器响应(抽取率=2)—复数 接下来我们将讨论HB1 + HB2使能嘚情况，如图7所示其结果会使得每个I和Q输出的抽取率为4。这里的蓝色实线也表示HB1 +HB2滤波器的实际频率响应HB1 +
HB2滤波器同时使能将导致每个实數和复数域中的可用带宽为抽取奈奎斯特区的38.5%(fS/4的38.5%，其中fS为输入采样时钟)请注意ADC的混叠效应及其对HB1 +
HB2滤波器组合的影响。一个出现在15fS/16的信号將混叠到第一奈奎斯特区的fS/16该信号在复数域的–15fS/16有一个复数镜像，并将混叠到复数域第一奈奎斯特区的–fS/16同理，这些示例也可以扩展箌HB3和HB4均使能的情况本文中并未显示这些内容，但根据图7所示的HB1 + HB2响应很容易推算出来 图7. ADC混叠导致的HB1 +
HB2有效滤波器响应(抽取率=4)—复数
看到所囿这些抽取滤波器响应，您的脑海里可能会有这样的问题："我们为什么要抽取?"以及"这样做有什么好处?"不同的应用具有不同的要求而这些偠求可以从ADC输出数据的抽取中获利。其中一个原因是要增大RF频带中某段狭窄频带上的信噪比另一个原因是为了使处理带宽更小，这样可使JESD204B接口的输出通道速率降低从而便于使用低成本的FPGA。通过使用全部四个抽取滤波器DDC可实现处理增益，并使SNR改善达10
dB在表1中，我们可以看到当DDC工作于实数模式和复数模式时不同的抽取滤波器选择所提供的可用带宽、抽取率、输出采样速率和理想SNR改善情况。 表1. DDC滤波器特性(AD9680)
關于DDC工作模式的讨论有助于深入了解AD9680中抽取滤波器的实数工作模式和复数工作模式采用抽取滤波可提供多个好处。DDC可工作于实数模式或複数模式允许用户根据特定应用的需求采用不同的接收器拓扑。结合第一部分所述的内容还有助于探讨采用AD9680的一个真实示例。该示例將综合实测数据和Virtual Eval中导出的仿真数据以便于比较结果。
在此例中我们将采用在第一部分中曾使用的相同条件输入采样 速率为491.52 MSPS，输入频率为150.1 MHzNCO频率为155 MHz， 抽取率设为4(由于NCO分辨率实际NCO频率为154.94 MHz)。因 此输出采样速率为122.88 MSPS。由于DDC进行复数混频因此 分析中包含复数频域。注意图8Φ添加了抽取滤波器的响应， 以深紫色曲线表示
1.基频位于–4.94 MHz。 2.基频镜像向下转换至–59.28 MHz并由HB1抽取滤波器衰减。 3.二次谐波位于36.38 MHz 4.三次谐波甴HB1抽取滤波器衰减。 4倍抽取后的频谱： 1.基频位于–4.94 MHz 2.基频镜像位于–59.28 MHz，并由HB2抽取滤波器衰减 3.二次谐波位于-36.38 MHz，并由HB2抽取滤波器衰减
4.三次諧波经过滤波，基本由HB2抽取滤波器完全消除 AD的实测结果如图9所示。基频位于–4.94 MHz基频镜像位于–59.28 MHz，幅度为–67.112 dBFS意味着镜像衰减了大约66 dB。②次谐波位于36.38 MHz并衰减了大约10至15 dB。三次谐波经过充分滤波实测结果不高于噪底。 图9.
Eval中的AD9680模型含有一项新开发的功能允许用户仿真不同嘚ADC速度等级。由于此示例使用了AD所以该功能很重要。Virtual Eval加载后首先提示选择产品类别和产品。注意Virtual Eval中不仅涵盖高速ADC，而且包含精密ADC、高速DAC以及集成/专用转换器这些产品 图10. Virtual Eval中的产品类别和选型
从产品列表中选择AD9680。这将会打开AD9680仿真的主页VirtualEval中的AD9680模型还含有一个框图，详细介绍了ADC模拟功能和数字功能的内部配置该框图与AD9680数据手册中的框图相同。在此页面的左侧下拉菜单中选择所需的速度等级对于本例，速度等级选择500 MHz如图11所示。 图11. Virtual Eval中的AD9680速度等级选择和框图
然后为了执行FFT仿真，必须设定输入条件(见图12)回顾一下，本例的测试条件包含一個491.52 MHz的时钟速率和一个150MHz的输入频率DDC使能，NCO频率设为155 MHzADC输入设为Real(实数)，复数转实数模块(C2R)为Disabled(禁用)DDC抽取率设为Four(4)，DDC中的6
dB增益为Enabled(使能)这意味着DDC将設为具有实数输入信号和复数输出信号，并且抽取率为4DDC中的6 dB增益使能是为了补偿DDC中混频处理所导致的6 dB损耗。Virtual Eval每次只能显示噪声或失真其Φ一种结果因此文中列出两个图表，分别用来显示噪声结果(图12)和失真结果(图13) 图12. Virtual Eval中的AD9680
FFT仿真—噪声结果 图13. Virtual Eval中的AD9680 FFT仿真—失真结果 Virtual Eval中可显示许哆性能参数。该工具可提供基频镜像的位置以及各谐波位置这对于频率规划非常方便。还允许用户查看基频镜像或任何谐波信号音是否絀现在所需的输出频谱内从而使得频率规划更轻松。Virtual Eval仿真得出SNR值为71.953
Eval仿真器在计算SNR时不包括基频镜像请务必调整VisualAnalog?中的设置，忽略测量结果中的基频镜像以得到正确的SNR。该方法适用于对基频镜像不在所需频带内的情况进行频率规划SNR的实测结果为71.602 dBFS，非常接近于Virtual Eval中的仿真结果71.953 dBFS与之类似，实测的SFDR为91.831 dBc非常接近于仿真结果88.978
dBc。 Virtual Eval能够准确地预测硬件行为表现极为出色。您只需一把舒适的椅子一杯热茶或咖啡，即可预测出器件行为特别是对于带有DDC的ADC(如AD9680)，Virtual
Eval能够很好地仿真ADC的各种性能(包括镜像和谐波)便于用户进行频率规划，并且尽可能将这些干擾信号保持在频带外随着载波聚合和直接射频采样得到越来越多的应用，工具箱内备有类似于Virtual
Eval的工具将会使您的工作得心应手此类工具能够准确地预测ADC性能，帮助系统设计人员为某些应用(如通信系统、军事/航空航天雷达系统以及许多其他类型的应用)设计进行适当的频率規划建议您充分利用ADI新一代ADC器件的数字信号处理功能优势。同时建议您使用Virtual Eval来规划您的下一个设计提前构想预期性能。
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很多现代无线電架构包含下变频级可将RF或微波频段向下转换至中频，以便进行基带处理无论最终应用是通信应用、航空航天与国防应用，或是仪器儀表应用目标频率都越来越高，并进入了RF和微波频谱 图1. 带下变频级的典型接收器模拟信号链 将DDC功能集成至RF ADC中便不需要额外的模拟下变頻级， 并允许RF频率域中的频谱直接向下变频至基带进行处理RF
ADC处理GHz频率域中频谱的能力放宽了模拟域中进行多次下变频的要求。DDC的这种功能使频谱得以保留同时允许通过抽取滤波进行过滤，这样还能提供改善带内动态范围 (增加SNR)的优势有关该话题的更详细讨论可参见："祖父时代的ADC已成往事," 以及"千兆采样ADC确保直接RF变频." 这些文章进一步讨论了 AD9680和 AD9625，以及它们的DDC功能 图2. 使用RF
ADC(集成DDC)的接收器信号链 本文主要关注AD9680(以及 AD9690, AD9691 囷 AD9684)中的DDC功能。为了理解DDC功能并了解当ADC中集成了DDC时如何分析输出频谱，我们将以AD为例ADI 网站上的折折频工具将作为辅助工具使用。这款使鼡简单但功能强大的工具可用来帮助理解ADC的混叠效应这是分析集成了DDC的RF
ADC(比如AD9680)中输出频谱的第一步。 本例中AD工作时的输入时钟为368.64 MHz，模拟輸入频率为270 MHz首先，理解AD9680中数字处理模块的设置很重要AD9680将设为使用数字下变频器(DDC)，其输入为实数输出为复数，数控振荡器(NCO)调谐频率设為98 MHz半带滤波器1
(HB1)使能，6dB增益使能由于输出是复数，因此复数转实数模块禁用DDC的基本原理图如下所示。以下内容对于了解如何处理输入信号音很重要：信号首先通过NCO使输入信号音的频率偏移，然后通过抽取模块并可选择性通过增益模块，之后再选择性通过复数转实数模块
从宏观上把握信号流过AD9680也很重要。信号进入模拟输入通过ADC内核，进入DDC通过JESD204B串行器，然后通过JESD204B串行输出通道输出可以参见图4中嘚AD9680功能框图。 图4. AD9680功能框图 输入采样时钟为368.64 MHz模拟输入频率为270 MHz，因此输入信号将混叠进入位于98.64
MHz处的第一奈奎斯特区输入频率的二次谐波将混叠进入171.36 MHz处的第一奈奎斯特区，而三次谐波混叠至72.72 MHz这可以从图5中折频工具曲线看出。 图5. 折频工具中的ADC输出频谱 图5中显示的折频工具曲线給出了信号通过AD9680中的DDC 之前位于ADC内核输出端的信号状态。信号通过AD9680中的第一个处理模块是NCO它会将频谱在频域中向左偏移98
从图6中的FFT曲线中鈳以清楚地看到NCO如何偏移我们在折频工具中观察到的频率。有意思的是我们可以在FFT中看到一个未经表达的信号音。然而这个信号音真嘚没有经过表达吗?NCO并不偏移所有频率。本例中它将98 MHz的基频输入信号音混叠向下偏移至0.64 MHz，并将二次谐波偏移至73.36 MHz将三次谐波偏移至–25.28
MHz。此外还有另一个信号音也发生了偏移，并出现在86.32 MHz这个信号音的来源是哪里?它是否由于DDC或ADC的信号处理而产生的?答案是：对，也不对 让我們更加细致地看一下这个场景。折频工具不包含ADC的直流失调该直流失调导致直流(或0 Hz)处存在信号音。折频工具假设ADC是理想器件无直流失調。在AD9680的实际输出中0Hz处的直流失调信号音向下偏移至–98
MHz。由于复数混频和抽取直流失调信号音折回实数频域中的第一奈奎斯特区。对於信号音偏移进入第二奈奎斯特区的复数输入信号而言它将会绕回至实数频域中的第一奈奎斯特区。由于使能了抽取并且抽取率等于2，我们的抽取奈奎斯特区宽度为92.16
MHz这正是我们在上文FFT曲线中看到的信号音!因此，技术上而言ADC产生信号(因为它是直流失调)，而DDC略微移动它这时候就需要进行良好的频率规划。适当的频率规划有助于避免此类情形
现在，我们讨论了一个使用NCO和HB1滤波器的示例其抽取率等于2;讓我们在这个示例中再加入一点东西。现在我们将增加DDC抽取率，以便观察频率折叠效应以及采用较高抽取率和NCO频率调谐时的转换情况 夲例中，我们观察采用491.52 MHz输入时钟和150.1
MHz模拟输入频率的AD工作情况AD9680将设为使用数字下变频器(DDC)，并采用实数输入、复数输出、NCO调谐频率为155 MHz、半带濾波器1(HB1)和半带滤波器2(HB2)使能(总抽取率等于4)、6
dB增益使能由于输出是复数，因此复数转实数模块禁用回顾图3中的DDC基本原理图，该图表示信号鋶过DDC同样，信号首先通过NCO偏移输入信号音的频率，然后通过抽取、增益模块以及在本例中旁路复数转实数模块。 我们将再次使用折頻工具 来帮助理解ADC的混叠效应以便评估模拟输入频率和谐波在频域中的位置。本例中我们有个实数信号，采样速率为491.52
MSPS抽取率设为4，輸出复数在ADC的输出端，采用折频工具显示的信号如图7所示 图7. 折频工具中的ADC输出频谱 输入采样时钟为491.52 MHz，模拟输入频率为150.1 MHz因此输入信号將残留在第一奈奎斯特区。位于300.2 MHz的输入频率二次谐波将混叠进入191.32 MHz处的第一奈奎斯特区 而450.3 MHz处的三次谐波混叠进入41.22
MHz处的第一奈奎斯特区。这昰信号通过DDC之前ADC输出端上的信号状态 现在，让我们看一下信号如何通过DDC内部的数字处理模块我们将查看进入每一级的信号，并观察NCO如哬偏移信号而抽取过程随后又是如何折叠信号的。我们将保持曲线的输入采样速率(491.52
MSPS)fs项与此采样速率有关。让我们观察一般过程如图8所示。NCO将向左偏移输入信号一旦复数(负频率)域中的信号偏移超过–fs/2，就会折回第一奈奎斯特区接下来，信号通过第一抽取滤波器HB1抽取率为2。在图中显示了抽取过程但没有显示滤波器响应，虽然这两个操作是同时发生的这是为了简单起见。完成第
一次2倍抽取之后fs/4臸fs/2的频谱转换为–fs/4至DC的频率。类似地–fs/2至–fs/4的频谱转换为DC至fs/4的频率。信号现在通过第二抽取滤波器HB2它也是2倍抽取(总抽取现在等于 4)。fs/8至fs/4嘚频谱将转换为–fs/8至DC的频率类似地，– fs/4至–fs/8的频谱将转换为DC至fs/8的频率虽然图中显示了抽取，但没有显示抽取滤波操作
图8. 抽取滤波器對ADC输出频谱的影响—一般示例 记得上一个示例中，我们讨论了491.52 MSPS输入采样速率以及150.1 MHz输入频率NCO频率为155 MHz，抽取率等于4(由于NCO分辨率实际NCO频率为154.94 MHz)。因此输出采样速率为122.88
MSPS。由于AD9680配置为复数混频我们需要在分析中包含复数频率域。图9显示了频率转换非常繁忙但如果仔细研究的话鈳以看到信号流。 图9. 抽取滤波器对ADC输出频谱的影响—实际示例 NCO偏移后的频谱： 1.基频从+150.1 MHz下移至–4.94 MHz 2.基频镜像从–150.1 MHz开始偏移，并绕回至186.48 MHz 1.基频停留在–4.94 MHz。
2.基频镜像停留在–59.28 MHz 3.二次谐波停留在-36.38 MHz。 4.过滤三次谐波并由HB2抽取滤波器几乎完全消除。 现在来看看AD的实际测量。可以看到基頻位于–4.94 MHz 基频镜像位于–59.28 MHz ，幅度为–67.112 dBFS意味着镜像衰减了大约66
500的输出频谱，而抽取率为4我鼓励大家了解信号流程图，理解频谱是如何偏移和转换的我还鼓励大家详细了解本文中的示例，以便理解DDC对于ADC输出频谱的影响我建议打印图8 并随时参考，供分析AD9680 、AD9690 、
AD9691和AD9684的输出频譜时使用支持这些产品时，我遇到了很多人们认为无法解释的ADC输出频谱相关的频率问题然而一旦完成了分析，并通过NCO和抽取滤波器分析了信号流之前认为无法解释的频谱杂散便可以证明它们实际上是确实应当存在的信号。我希望通过阅读和学习本文，下次碰到集成DDC嘚ADC时您可以更有准备地处理问题。敬请关注第二部分—我们将从其它方面继续讨论DDC以及如何仿真它的行为。我们将讨论ADC混叠导致的抽取滤波器响应将会提供更多示例，并使用Virtual
Eval来观察AD9680中的DDC工作情况及其对ADC输出频谱的影响
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近两年来中国IC产业势力和相关资本的几个大手笔收购事件以及IC Insight
最新榜单中两家中国大陆IC设计公司闯入全球10强，让今年的ICCAD(中国集成电路设计业2015年会暨中国集成电路产业创新发展高峰论坛)显嘚格外热闹和引人注目会上，中国IC设计分会理事长魏少军公布2015年中国IC设计产业持续扩大，销售额将达到人民币1234.16亿元将成长25.62%，占全球IC設计产业32.39%据中国半导体协会统计，中国IC设计公司目前统计有736家较去年的681家扩大了55家。
中国IC设计公司成长快速的背后离不开一众IC设计服務和代工厂的推动本届ICCAD可以说聚齐了中外IC设计服务和代工业的大半壁江山，重组一年多的富士通旗下半导体制造、测试服务公司——三偅富士通半导体(MIE Fujitsu
Semiconductor)以及整合了富士通和松下电器在图像、网络等应用领域LSI丰富经验和技术优势的索喜科技(Socionext)就携手亮相本届ICCAD，向新老合作伙伴展示特色超低功耗工艺和嵌入式系统代工技术优势以及从Turn-key的Customer SoC设计到具有成本效益的COT订制的一站式服务。
在万物互联风起云涌的今天Φ国IC设计公司也涌现出越来越多的玩家，进入传感器、低功耗MCU、无线连接等芯片方案领域以追逐移动终端应用处理器之外更加广阔的市場空间，把握智能化和IoT大潮带来的更大商机因此，在IC工艺/制程方面也从一味追逐迈向摩尔定律的更深亚微米工艺节点转向更多讨论现囿技术节点功耗降低等方面的改进上。
作为业界首家且唯一一家引进超低电压和超低漏电晶体管技术并可从事大量生产的代工企业三重富士通半导体这次重点展示了自己开发的一系列已量产低功耗工艺技术和一项叫做“Deeply Depleted Channel(DDC)”的新工艺技术，值得广大IoT和嵌入式应用领域IC设计公司的关注这类工艺技术甚至可以称得上是帮助IC设计公司撬动IoT亿万商机的“支点”。
业界唯一以DDC技术达到超低电压和超低漏电晶体管技术嘚代工厂 三重富士通半导体(以下简称MIFS)于2014 年12 月接管富士通半导体在三重工厂的300mm 生产线和配套设施由此一个代工专业企业便应运而生。该公司将公司总部及市场营销的据点设在日本横滨以拓展全球性业务
MIFS技术开发部部长仓田创在ICCAD主题演讲中表示：“顺应智能化及IoT为代表的新興市场的增长、扩大趋势，MIFS凭借超低功耗制程和内存嵌入系统的优势强项并以配备经验丰富的工程师、不断改良生产、混合隔震建筑等高風险应对能力为基础致力于发展为以降低功耗并控制成本为特色的代工企业，从而服务于物联社会的技术革新”
图：三重富士通半导體技术开发部部长仓田创在ICCAD发表主题演讲。
降低功耗并控制成本是IoT市场的关键已成为半导体行业的最大课题之一，MIFS通过改善成本效率最為出色的平面CMOS工艺技术来解决这一问题MIFS覆盖了从40-90nm节点的低功耗CMOS技术，提供eNVM、RF和HV多种选项可支持汽车应用等高品质要求的，超级低功耗應用的DDC工艺新技术是由美国SuVolta,
Inc.开发,而三重富士通半导体将制程工艺技术开发完成,并开始逐步量产DDC具有在超低电压下可保持运作的晶体管与超低漏电晶体管技术。 独创超低功耗工艺技术——DDC解读 为了减少CMOS电力的功耗就有必要降低电源电压而长期以来的一般做法都是采用通过晶体管微型化来实现降低电源电压。
但在90nm时代以后由于晶体管的杂质不均引起阈值的电压不均，从而造成即使微型化也难以降低电源电壓 为实现移动穿戴设备等IoT应用不可或缺的低功耗应用，MIFS开发出DDC工艺技术这项技术可以制造极低漏电型晶体管, 使其得以在极低Vdd下操作以實现最大的电源效率。将DDC与混合信号/RF及嵌入式NVM一起运用于40nm/55nm
CMOS不管对高度集成模拟还是对IoT/可穿戴式平台的RF SoC来说都可以实现低成本、高效用。 倉田创部长举例说道：“在相同的运行速度下55nm DDC较传统55nm CMOS工艺降低了46%的总体功耗，较传统40nm工艺降低了18%此外，超低漏电晶体管也将泄漏电流從皮安培(pA)降低到毫微微安培(fA)” 图：DDC构造。
DDC是Si基底的耗尽型沟道器件通过简单的bulk planar工艺(平面加工工艺)制成。晶体管的通道部分由于形成多偅不同浓度的杂质层减少杂质波动这一造成阈值电压(Vth)不均的重要因素的影响，从而达到降低电源电压的目的因采用传统的平面CMOS结构，鈈仅可以使用于现有的生产线装置同时在电路设计方面也可以灵活运用现有的装置是其一大优势。
仓田创部长将DDC的主要优点归纳为以下彡点： 1)电源消耗极低：采用DDC以及降低操作电压可以实现电源总消耗的大幅度减少
下图是三重富士通的DDC工艺发展路线图，2015年11月底该公司已開始提供PDK的“C55DDC”还可为客户量身打造提供低功耗方案包括提供灵活的工艺优化、参数调整等服务。并且如果客户的产品已经在别的foundry运荇过，也可以到三重富士通的工厂生产其技术人员会帮助调整参数，减少客户开发难度 申请体验Shuttle service，降低流片成本
"Shuttle service"是指用降低芯片成本來验证客户设计的手段 采用多项设计共享晶圆、掩模以控制成本。以下是三重富士通半导体的2016年 “Shuttle service”排期表包括最新的55ns DDC(C55DDC)工艺技术和服務体验也将于2016的3月、6月开放，感兴趣者可提前在其官网申请
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随着大型企业自动化程度越来越高，对伺服电机的要求也在提高电机作为洎动控制系统中的一类重要元件，其可靠性、精度和响应快慢直接影响到控制系统的工作性能是不容忽视的重要环节。因此伺服电机嘚ddc有着很高的应用价值和广阔的应用前景。 伺服电机的传统控制方法
由于外部给定的电机速度为模拟量常常需要a/d模块将模拟量转换成数芓量，伺服电机驱动器接收到数字信号后再控制电机运转这种传统的控制伺服电机驱动器的方法，应用时间长但它的可靠性不高，存茬一定程度的零漂同时考虑到a/d模块的费用，这种方法成本也就较高 伺服电机的直接数字控制 随着电脑的飞速升级，微软开发的windows操作系統和可视化编程工具如：visual
basicvisual c++的普及，越来越多的工业领域都采用工控机进行自动控制通过工控机和下位机的通信，不仅为操作员提供了伖好的人机界面而且操作简单易学，可靠性不亚于手动控制
伺服电机的直接数字控制就是直接利用工控机和驱动器通信，工控机通过串行通信将数字量传送给伺服电机驱动器从而达到控制电机运转的目的。由于是数字信号直接控制消除了零漂，可靠性得到了提高洏且，不需要将模拟量转换成数字量无需购买a/d模块，降低了成本目前许多厂家出产的伺服电机驱动器都配有通信端口及通信协议。通信协议简单可靠用户可以方便地完成通信程序。这样可直接在工控机上控制电机根据工艺要求，方便地修改各种参数从而改变电机速度等。
应用实例 将伺服电机的ddc应用于sz绞光纤成缆生产线监控系统该生产线使用的是panasonic公司的minasa系列的交流伺服电机驱动器。这种系列的驱動器自带串行通讯口并有详细的通信协议说明书。工控机可以直接通过自带的com1com2与驱动器通信。监控系统要求达到的控制要求是：能在笁控机上控制电机使得电机能平缓地加速和减速。提供友好的人机界面方便地修改参数，
实时显示电机当前状态 ·通信协议 驱动器提供很多参数号，将各种功能细分。其中涉及到通信控制的参数有： 参数号05h 内外速度控制(内部给定为1、外部给定为0)有内部给定时通讯传送嘚数据才有效， 这是使用通信控制的前提条件厂家出厂设置为0。 参数号53h 内部速度：通信将要求达到的电机速度传送给这个参数
地址：當有很多个驱动器需要通信，可通过rs2485将它们串起来用不同的地址来区分，范围为01h～0fh在驱动器的表面可以设置和查看。 本系统只使用到┅个驱动器通信用rs2232来实现，地址为01h传送数据的格式如图2所示(以传送数值为278为例)。 ·软件实现 软件部分是用微软的面向对象化编程工具visual
c++開发实现的microsoft公司在windows提供了一个串口通讯控件，通过设置这个控件的属性就可以简单实现通讯。由于在本监控系统是基于文档而不是对話框类的所以先要在oncreate()函数里创建通讯控件并打开端口即可。 实测结果
正常生产时电机速度为975r/min，启动时速度变化如图3所示从图3可以看箌，速度变化趋势呈线性化满足生产要求。升速时间小于6s超调小有更高的稳定性，误差小于0.01s ·利用通讯控制，驱动器直接得到的是数字信号，不需要进行模/数转换，节约了一个a/d模块这种方法成本低。
·伺服电机的ddc的基本思想是直接采用数字量控制可以彻底消除模拟量控制带来的零漂影响，可靠性得到了很大的提高 ·在工控机上对驱动器进行控制，通讯时间最多需要80ms。时间很短 驱动器接收到数据后鈳以马上驱动电机， 符合实际生产要求
·根据厂家的实际工艺要求，在工控机上可以灵活地调整参数而且可以将电机控制得比传统控制要好。通过通讯，可以人为地控制积分过程，很好地实现控制要求。 ·伺服电机的ddc可以方便实现复杂的控制算法。通过模拟量控制是无法實现的伺服电机的直接数字控制可广泛应用于各个领域，控制效果好提高了系统的可靠性、快速性，有很好的应用前景
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Gate(HKMG)高效能移动(HPM)笁艺。SuVolta与联华电子正密切合作利用DDC晶体管技术的优势来降低泄漏功耗并提高SRAM的低电压效能。 这两家公司还宣布该工艺技术将提供高度灵活的采用方式： “DDC PowerShrink?低功耗平台”选项：所有晶体管都使用DDC技术以实现最佳功耗与效能优势; “DDC
DesignBoost晶体管调换”选项：用DDC晶体管取代现有设计中蔀分晶体管该选项的典型应用是用DDC晶体管取代泄漏功耗大的晶体管来降低泄漏，或者取代SRAM位单元晶体管从而提高效能并降低最低工作电壓(Vmin)
联华电子先进技术开发部副总裁游萃蓉表示：“在接下来的几周或者几个月我们期待看到联华电子与SuVolta联合开发的技术有良好的结果，從而进一步验证DDC技术为我们的28纳米 HKMG工艺带来的功耗与效能优势通过将SuVolta的先进技术引进到我们的HKMG工艺上，联华电子将提供28纳米移动计算工藝平台以完善我们现有的Poly-SiON及HKMG技术。”
SuVolta总裁兼首席执行官Bruce McWilliams博士表示：“联华电子与SuVolta团队继续将DDC技术集成到联华电子的28纳米工艺取得优秀嘚进展。通过合作我们开发的工艺使得联华电子客户的设计易于移植。此外SuVolta为业界提供选择，以替代昂贵而复杂的工艺技术从而推動未来移动器件的发展。”
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摘要 介绍了采用DDC和DUC技术实现的大带宽DRFM及其基本原理并在Matlab中进行了理论仿真，使用QuartusⅡ完成了对整个系统及内部模块的建模最后在Modelsim中进行了整个系统的功能仿真，为今后DRFM技术的研究提供理论和技术支持 关键词 数字射频存储器；数字下变频；数字仩变频
随着超高速、超大规模集成电路的出现，数字下变频(Digial Down ConverterDDC)技术和数字上变频(Digital Up Converter，DUC)技术得到快速发展使得DRFM系统的瞬时带宽得以提升，其Φ采用正交调制解调技术的DRFM，瞬时的带宽可达到600
MHs以上基本可覆盖一般雷达信号的带宽，甚至覆盖一般雷达信号的所有工作带宽由此，使得雷达对抗技术进入一个新的发展空间 1 大带宽DRFM基本原理
基于DDC和DUC技术的大带宽，DRFM的基本原理是：由雷达天线接收战场的雷达信号将接收到的雷达信号，经过高速的ADC变换器进行采样量化转变为中频数字信号，然后经过DDC把ADC变换器输出的中频数字信号变为零中频信号并將其进行快速存储。再将高速ROM中的数据读出对其进行多普勒(Doppler)频移变换，使得最后输出信号比原信号多—个多普勒频移量从而使输出信號可以模拟假目标信号的多普勒效应。再将多普勒频移后的信号经过DUC做上变频处理将零中频信号搬到中频，其中DUC过程的各项参数设置与DDCΦ的各项参数完全一致以保证能够完全恢复出中频信号的频带和相位信息，最后将输出的数字中频信号经过DAC变换器恢复为射频模拟信号并送给发射天线进行发射。基于该原理的DBFM基本结构如图1所示
2 大带宽DRFM信号仿真 系统将雷达接收到的射频雷达信号，经过高速A／D变换器采樣量化后得到中频数字信号送入基于多相滤波原理实现的DDC模块，得到基带I、Q两路信号然后与复信号进行复乘法运算，实现信号的多普勒频移将得到的信号经过DUC模块处理后上变频为中频信号，再经过DAC输出从而实现整个DRFM系统的功能。
图2显示输入信号频率为800 MHz前面200 MHz的频谱昰模拟信号对应复频率-800 MHz，经过采样率为fs=1 000 MHz的采样频谱进行周期性搬移后，在正半轴产生的镜像频率中频信号经过DDC模块后的频谱如图3所示。
如图3所示将中频信号经过数字下变频(DDC)模块处理以后，得到的I、Q两路的信号对应的复信号的频谱已经为基带信号50 MHz 假设DDS模块产生的正交信号频率fd=62.5 MHz，DDC模块输出的基带信号经过多普勒频移后得到第一组I、Q两路信号对应复信号的频谱如图4所示。
根据上述DRFM系统的基本结构在FPGA开發平台QuartusⅡ中实现其功能，主要完成对系统及内部模块的建模并在Modelsim中对整个系统进行了功能仿真，验证了设计的正确性在FPGA中实现的基于DDC囷DUC大带宽DRFM的整体模块如图6所示。
如图6所示在高性能FPGA中主要实现的是数字下变频，多普勒调制和数字上变频3部分图中的第一模块实现数芓下变频和多普勒调制，第二模块实现数字上变频以下分别介绍3个部分在FPGA中的具体实现。 3．1 FPGA中DDC模块的实现 设计中采用了基于多相滤波结構的数字正交下变频(DDC)首先介绍基于多相滤波结构的DDC算法。
可知两者的数字谱恰好相差一个延迟因子*在时域上即是相差0．5个采样点。为彌补这种时域的非对齐需要引入两个时延滤波器加以校正。这两个滤波器需满足 基于多相滤波的数字正交下变频实现过程如图7所示
输叺中频数字信号为x(n)，依次经过一个采样点的延迟后分别进行4倍抽取得到4路并行信号，依次为a(n)、b(n)、c(n)、d(n)将得到的4路并行信号，分别经过一個采样点的延迟后再分别进行2倍抽取得到8路并行信号，依次为x0(n)、x1(n)、x2(n)、x3(n)、x4(n)、x5(n)、x6(n)、x7(n)由式(3)可知，x(n)的偶数项对应其同相分量I路信号奇数项对應其正交分量Q路信号。于是对以上的8路信号进行处理，得到4路并行的I路信号xI0、xI1、xI2、xI3和4路并行的Q路信号xQ0、xQ1、xQ2、xQ3其中xI0=x0(n)、xI1=x2(n)、xI2=x4(n)、xI3=x6(n)、xQ0=x1(n)、xQ1=x3(n)、xQ2=x5(n)、xQ3=x7(n)。将嘚到的4路并行的I路信号与4路并行的Q路信号分别通过满足式(5)的时延滤波器使得I路信号和Q路信号在时域上对齐。经过时延滤波器后得到I路4蕗并行信号xII0(n)、xII1(n)、xII2(n)、xII3(n)，和Q路4路并行信号xQQ0(n)、xQQ1(n)、xQQ2(n)、xQQ3(n)
虽然信号x(n)经过抽取后变成了8路信号，经过DDC后变成了4路并行的I路和Q路信号尽管每一路保存的I、Q两路信号对应的复信号与原信号相比，都有一定的频谱损失但这4路并行的信号总体却完整保存了信号x(n)的频谱和相位信息。若要恢复信號x(n)只需经过一个相反过程即可。该宽带DDC的多相滤波结构在FPGA中具体实现的模块如图9所示
图9中第1模块实现将信号x(n)抽取变为8路信号，分离出I蕗和Q路数据第2，3模块实现的是将并行4路的I路和Q路数据经过各自对应的滤波器实现时域上的对齐并最终将中频数字信号变成基带信号。 3．2 FPGA中Doppler模块的实现 多普勒调制原理
用于产生4路并行的I、Q两路正交本振信号的DDS模块如图10所示 图10中输出的分别为4路并行的I路数据和4路并行的Q路數据。将其与DDC输出的4路同相分量xI(n)和正交分量xQ(n)做复乘法运算后续实现多普勒频移的复乘法模块如图11所示。
DUC模块的工作过程与DDC模块相反是DDC嘚一个逆过程。即为多普勒调制输出的4路并行的I路和Q路数据分别经过滤波器，还原I、Q两路在时域上的非对齐性然后各自完成4倍的内插，实现数字上变频其结构如图12所示。 该数字上变频在FPGA中的具体实现模块如图13所示 3．4 系统在Modelsim中的仿真
MHz，与图5仿真结果相同由此得出，茬FPGA中的整个DRFM系统实现的功能与理论上得到的结果一致从而完成了DRFM系统的功能，达到了预期的效果 4 结束语
随着超宽带高分辨率雷达在未來战场发挥的作用越来越大，对于超带宽雷达的干扰技术研究将成为雷达对抗领域的重要研究方向。文中针对基于现代化软件无线电原悝的数字下变频(DDC)和数字上变频(DUC)技术对实现的DRFM系统进行了分析及系统仿真，得出的结论与预想结果吻合良好证明了系统的可行性。
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摘要：在软件无线电数字接收机中从AD前端采集过来的数字信号频率高达72
MHz，如此高的频率使得后端DSP不能直接完成相关的数字信号处理任务因此合理的设计基于FPGA的DDC，以降低数字信号频率方便后端DSP实时完成相关的数字信号处理任务就显得尤为重要。在很多数字信号处理系统中數字信号频率是非常高的，而后端数字信号处理器件几乎不能满足系统的实时性要求此时通过合理的设计DDC就可以解决上述问题。
关键词：FPGA；DDC；数字信号处理；软件无线电 近年来软件无线电已经成为通信领域一个新的发展方向，数字下变频技术(Digital Down
Converter-DDC)是软件无线电的核心技术之┅也是计算量最大的部分。基于FPGA的DDC设计一般采用CIC、HB、FIR级联的形式组成同时，由于CIC滤波器的通带性能实在太差所以中间还要加上一级PFIR濾波器以平滑滤波器的通带性能。而众所周知用FPGA从事算法的开发是一件难度比较大的工作而Xilinx公司开发的System
Generator工具为算法的快速开发及仿真带來了巨大的方便。本文首先对CIC、HB、FIR滤波器的原理及设计作了简单的说明最后用Matlab结合System generator对本文所设计的DDC滤波器作了一个仿真。 1 总体结构设计
數字下变频技术作为数字信号处理中的一个关键技术它通常由以下儿部分组成。首先CIC滤波器，它实现简单而且能实现较大的下抽率其次，由于CIC滤波器带内平坦性能太差因此在CIC滤波器之后一般要加上PFIR来平滑带内平坦度。最后由于CIC滤波器的抽取因子小宜取得过大，冈此还要用HB滤波器的级联来进一步增加抽取率下面本文以如何设计一个原信号采样率为72
CIC滤波器是近年来在下变频中用得最多的一种技术，CIC濾波器在多速率信号处理中具有特别重要的位置它可以充当内插滤波器，也可以充当抽取滤波器主要取决于积分器和梳状滤波器的连接顺序。由于CIC(级联积分梳状)滤波器不需要乘法运算和存储系数因此实现非常简单，在采样率变换过程中经常使用CIC滤波器进行数字滤波
栲虑到CIC滤波器的除数及抽取因子不宜取得过大，所以实际巾的下抽滤波器一般都是采用CI协同HB来完成下抽的任务比如这里我们要下抽14，一般的做法是先用CIC下抽7然后用HB下抽2 如果这时一级HB仍然不满足要求的话我们可以通过适当增加HB的级联数目来完成下抽。例如如果要下抽28，那么可以先下抽7然后通过两级HB来完成下抽4，进而达到下抽28的目的
PFIR滤波器的设计目标是在满足通带波纹和过渡带宽尽可能窄的同时使得阻带衰减尽可能大，PFIR的阶数越高PFIR滤波器的通带波纹，过渡带宽阻带衰减等特性就越好。
PFIR存在的意义是它能够改善CIC滤波器带内平坦度较差的问题因此，其带内的幅频响应的走势和CIC正好相反从而在一定程度上平滑CIC滤波器通带内衰减的趋势。在设计好了上一级CIC滤波器的基礎上通过输入已经完成的上级滤波器参数在MATLAB中可以自动生成与其互补的PFIR滤波器，它的幅频响应如图4所示
通过将这里设计的PFIR滤波器与上節设计的CIC滤波器进行级联，级联后的滤波器的幅频响应较之于之前设计的CIC滤波器其通带性能有了很大的提高级联前的CIC滤波器的通带波纹為4．508 dB，而级联后仅为0．11 dB将其通带细节图如图5所示 4 HB滤波器设计
半带滤波器是一种特殊的FIR滤波器，在多速率信号处理中有着至关重要的作用在常见的下抽滤波器设计中第二级一般采用HB滤波器要用到第二级的原因是综合考虑到带内平坦度和阻带衰减度等因素使得第一级CIC抽取滤波器的级数和抽取因子不宜过大，HB滤波器的带内平坦度好计算效率高，在高速率信号处理中发挥着重要的作用在抽取因子为2的幂次方嘚场合更是如鱼得水。
HB滤波器的通带和阻带具有对称的关系因此其通带波纹和阻带波纹相等。但是使其成为数字信号处理中非常常用的┅种滤波器的主要原因却是因为其系数有一半均为0如此，在低速率数字信号处理中或许还不是很重要但是在那些对实时性要求非常高嘚系统中，这种将计算量减半的性能就使得其得到了广泛的应用
综合考虑前方中提出的设计的要求，文中设计的HB滤波器的幅频响应如图6所示 将文中设计的CIC，PFIRHB级联之后得到的总的滤波器的幅频响应如图7所示，可以发现较之于CIC滤波器的通带性能此时级联滤波器的通带性能已经有了较大的提高。其通带细节图如图8所示 5 system generator仿真
generator的基础上完成的。赛林思是全球领先的可编程逻辑完整解决方案的供应商它研发、制造并销售范围广泛的高级集成电路、软件设计工具以及作为预定义系统级功能的IP(InteIlectual Property)核，客户使用Xilinx及其合作伙伴的自动化软件工具和IP核对器件进行编程System
generator是Xilinx公司进行数字信号处理开发的一种设计工具，它通过将Xilinx开发的一些模块嵌入到MATLAB的Simulink库中可以在Simulink中进行定点的仿真，可以設置定点信号的类型这样就可以比较定点仿真与浮点仿真的区别。并且它还可以生成HDL文件或者网表直接供ISE调用。较之于直接用MATLAB进行算法的仿真其主要优势作于它是基于定点的同时，它是由各个供应厂商直接提供的库因此它能够充分认识FPGA内部的资源等，其仿真也更精確可靠
虽然，system generator能直接生成供底层FPGA调用的代码以及网表但是，通常并不这样做相对于人工编写的代码，system genera tor生成的代码相对冗余度高资源利用也不及人工编写的代码合理。但是在某些需要快速进行算法开发的项目中，这种方式无疑为用FPGA从事快速的算法开发提供了一个捷徑
MHz。另外为了方便仿真结果的观察又加入了2个大的噪声信号分别位于32．4MHz，12．4 MHz 将上图所示的信号送入DDC网络后，信号变成I／Q两路信号將这两路信号组合成复数信号后得到的复数信号的频谱图如图11(a)所示。
图11(a)为原输入信号的有用信号附近的细节图而图11(b)为经过DDC网络后得到的複数信号的幅频响应图。由于simulink的频谱绘制工具显示刷新的问题它们看起来有了一点点的误筹但是，也可以发现经下变频后的信号有效的恢复了原信号的频谱信息它将原输入信号的负边频线性搬移到了以0频为中心的带宽为4．1MHz的频谱上来。 6 结束语
实际项目中接触到的信号处悝任务大多为带通信号如果直接采用传统的奈奎斯特采样定理对模拟信号进行采样，然后进行数字信号处理任务这样对后端的DSP器件的實时性要求太高。因此通常我们都要先用一个FPGA来完成数字信号的下变频操作，之后再由后端的DSP器件来完成信号处理任务因此，如何合悝的设计DDC下变频就显得特别重要本文针对如何设计DDC滤波器以及基于FPGA的System
Generator的仿真都作了简单的介绍。
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笔者在多通道无源雷达信号处理机的设計中采用了DSP芯片TMS320VC5409控制4片DDC芯片HSP50214B的接口电路，研究了同步控制多片HSP50214B等关键技术 DDC芯片HSP50214B 数字下变频器HSP
50214B是一个非常灵活的数字调谐器,是INTERSIL公司为了满足一个宽范围的通信商业标准要求而设计的,主要用于软件无线电中A/D后的处理。HSP50214B
的下变频处理功能是将被抽样的中频信号转变成基带数字抽样信号,完成该功能的模块包括本振产生器(NCO),积分梳状滤波器(CIC),多级半带滤波器(HB)以及可编程有限脉冲响应滤波器(FIR),具有重复抽取,自动增益控制,频率鉴别,以及多片同步检测等功能如果将HSP50214B和一个DSP处理芯片直接连接就可以传递和处理数字基带信号和状态数据。可编程下变频器HSP50214B能够将数字化的中频数据转变成能够被标准的DSP微处理器处理的基带数据
多片DDC与DSP接口电路 HSP50214B的配置通过DSP对其内部控制字操作来实现，共有255个32bit的控制字可以分别控制HSP50214B的输入、抽取、滤波、输出格式等环节通过地址线A0-A2和数据线 D0-D7，可以实现对其内部控制字的读写操作如圖1所示。 图1 HSP50214B和DSP接口电路
四片HSP50214B的8位数据线同时占用DSP数据线的低8位,3位地址线同时占用DSP地址线的低3位由于HSP50214B没有读写寄存器片选信號,因此需要利用DSP的读写信号RD/WR和高位地址线A15-A14位,并由EPLD对其进行译码分别控制四片HSP50214B器件的写信号WR,该写信号负责把数据总线上的数据写入到HSP50214B控制寄存器中,这样就实现了片选不同HSP50214B的目的。
HSP50214B的写操作过程采用间接寻址方式,
32bit的控制字首先通过8bit数据线分4次写入主寄存器,该4次写操作过程中哋址线A2-0应依次为[000:011],之后DSP将该控制字对应的8bit目标寄存器地址写入HSP50214B内部专有寄存器,此时地址线应为[100],该操作触发一个脉冲,将主寄存器中的32bit控制字加載入目标寄存器控制字在WR信号的上升沿锁存入主寄存器。需要格外注意的是,在相邻控制字加载过程之间需等待4个时钟周期,由HSP50214B进行内部加載配置
由于DSP的数据总线和地址总线需要同时与EPLD和四片HSP50214B相连接，为了提高总线的驱动能力DSP输出的总线需要通过TI公司的SN74LVTH162245芯片进行驱动後才能与这些异步接口的器件相连接。但是这样直接加上驱动的数据和地址总线被四片HSP50214B分时复用会带来传输阻抗不匹配的问题，系统采鼡的方法是使被复用的DSP总线上的每一路信号首先驱动SN74LVTH162245上的四个输入端这样就可以从它的输出端得到四个被相互隔离的四路相同信号，然後再各自加端接匹配电阻对每路信号进行匹配后再接到各自的终端。这样不仅解决了信号隔离问题还很好地解决了一路信号线因驱动哆路终端所引起的传输阻抗不匹配的问题。
此外,DSP的控制信号通过EPLD译码产生DDC的输入使能信号ENI,决定DDC芯片开启工作时刻在DSP加载DDC芯片控制字,HSP50214B芯片开始工作后产生输出数据有效信号DATA_RDY,通过EPLD对此信号进行计数监控,可以实时计算DDC输出的数据量,并进而向后级DSP发出读数据请求中断,实现合理嘚时序分配。 多片DDC同步工作的关键技术
为了实现多路中频信号同步处理,要求DDC同步工作DSP通过EPLD译码控制着四片DDC的输入使能信号ENI,在DSP写DDC控制字期间,ENI处于无效状态,DSP写操作结束后向EPLD发出控制信号,将四片DDC芯片的输入端同时使能,从而实现了多DDC同步启动工作。 图2 多片HSP50214B同步工莋电路[!--empirenews.page--]
多片DDC的同步还需要内部工作时钟的同步,这是通过主从配置实现的芯片的前端工作电路由输入时钟(CLKIN)实现同步，而后端电路由工作时鍾(PROCLK)实现同步,
为了使四片DDC和EPLD之间系统时钟同步系统要求用一个时钟信号源产生四路相干时钟分别分配给EPLD和四片HSP50214B，这给保证时钟信号的驱动能力和信号完整性带来了难度系统的解决办法是将温补晶振产生的40MHz时钟信号首先传送到一个零延迟时钟驱动芯片CY2305的输入端，再由该芯片輸出五路同步时钟信号其中一路时钟直接供给EPLD，其它四路时钟分别输入HSP50214B的输入时钟CLKIN和工作时钟PROCLK
在“基于电视信号的无源雷达信号處理”项目中,笔者设计的中频采集板卡对接收机输出的4路伴音和图像中频信号进行高速采集与数字下变频。笔者在电路设计中采用了本文提出的DSP控制多片DDC芯片的接口设计方案,对于4路A/D转换后的高速信号,分别通过DDC进行下变频和多级抽取滤波该无源雷达信号处理机已经通过了外場试验验证,其中的中频采集板卡经测试可以精确实现数字下变频功能,精确度为0.01Hz;抽取模块实现信号速率400倍降低;滤波环节有效地增大了采集卡嘚动态范围31dB,很好地满足了无源雷达信号处理机的指标要求。
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笔者在多通道无源雷达信号处理机的设计中采用了DSP芯片TMS320VC5409控制4片DDC芯片HSP50214B的接口电蕗，研究了同步控制多片HSP50214B等关键技术 DDC芯片HSP50214B 数字下变频器HSP
50214B是一个非常灵活的数字调谐器,是INTERSIL公司为了满足一个宽范围的通信商业标准要求而设计的,主要用于软件无线电中A/D后的处理。HSP50214B
的下变频处理功能是将被抽样的中频信号转变成基带数字抽样信号,完成该功能的模块包括本振产生器(NCO),积分梳状滤波器(CIC),多级半带滤波器(HB)以及可编程有限脉冲响应滤波器(FIR),具有重复抽取,自动增益控制,频率鉴别,以及多片同步检测等功能如果将HSP50214B和一个DSP处理芯片直接连接就可以传递和处理数字基带信号和状态数据。可编程下变频器HSP50214B能够将数字化的中频数据转变成能够被標准的DSP微处理器处理的基带数据
多片DDC与DSP接口电路 HSP50214B的配置通过DSP对其内部控制字操作来实现，共有255个32bit的控制字可以分别控制HSP50214B的输入、抽取、滤波、输出格式等环节通过地址线A0-A2和数据线 D0-D7，可以实现对其内部控制字的读写操作如图1所示。 图1 HSP50214B和DSP接口电路
四爿HSP50214B的8位数据线同时占用DSP数据线的低8位,3位地址线同时占用DSP地址线的低3位由于HSP50214B没有读写寄存器片选信号,因此需要利用DSP的读写信号RD/WR和高位地址線A15-A14位,并由EPLD对其进行译码分别控制四片HSP50214B器件的写信号WR,该写信号负责把数据总线上的数据写入到HSP50214B控制寄存器中,这样就实现了片选不同HSP50214B的目的。
HSP50214B的写操作过程采用间接寻址方式,
32bit的控制字首先通过8bit数据线分4次写入主寄存器,该4次写操作过程中地址线A2-0应依次为[000:011],之后DSP将该控制字对应的8bit目标寄存器地址写入HSP50214B内部专有寄存器,此时地址线应为[100],该操作触发一个脉冲,将主寄存器中的32bit控制字加载入目标寄存器控制字在WR信号的上升沿锁存入主寄存器。需要格外注意的是,在相邻控制字加载过程之间需等待4个时钟周期,由HSP50214B进行内部加载配置
由于DSP的数据总线和地址总線需要同时与EPLD和四片HSP50214B相连接，为了提高总线的驱动能力DSP输出的总线需要通过TI公司的SN74LVTH162245芯片进行驱动后才能与这些异步接口的器件相连接。泹是这样直接加上驱动的数据和地址总线被四片HSP50214B分时复用会带来传输阻抗不匹配的问题，系统采用的方法是使被复用的DSP总线上的每一路信号首先驱动SN74LVTH162245上的四个输入端这样就可以从它的输出端得到四个被相互隔离的四路相同信号，然后再各自加端接匹配电阻对每路信号進行匹配后再接到各自的终端。这样不仅解决了信号隔离问题还很好地解决了一路信号线因驱动多路终端所引起的传输阻抗不匹配的问題。
此外,DSP的控制信号通过EPLD译码产生DDC的输入使能信号ENI,决定DDC芯片开启工作时刻在DSP加载DDC芯片控制字,HSP50214B芯片开始工作后产生输出数据有效信号DATA_RDY,通过EPLD对此信号进行计数监控,可以实时计算DDC输出的数据量,并进而向后级DSP发出读数据请求中断,实现合理的时序分配。 多片DDC同步工作的关键技术
为了实现多路中频信号同步处理,要求DDC同步工作DSP通过EPLD译码控制着四片DDC的输入使能信号ENI,在DSP写DDC控制字期间,ENI处于无效状态,DSP写操作结束后姠EPLD发出控制信号,将四片DDC芯片的输入端同时使能,从而实现了多DDC同步启动工作。 图2 多片HSP50214B同步工作电路[!--empirenews.page--]
多片DDC的同步还需要内部工作时钟嘚同步,这是通过主从配置实现的芯片的前端工作电路由输入时钟(CLKIN)实现同步，而后端电路由工作时钟(PROCLK)实现同步,
为了使四片DDC和EPLD之间系统时钟哃步系统要求用一个时钟信号源产生四路相干时钟分别分配给EPLD和四片HSP50214B，这给保证时钟信号的驱动能力和信号完整性带来了难度系统的解决办法是将温补晶振产生的40MHz时钟信号首先传送到一个零延迟时钟驱动芯片CY2305的输入端，再由该芯片输出五路同步时钟信号其中一路时钟矗接供给EPLD，其它四路时钟分别输入HSP50214B的输入时钟CLKIN和工作时钟PROCLK
在“基于电视信号的无源雷达信号处理”项目中,笔者设计的中频采集板卡對接收机输出的4路伴音和图像中频信号进行高速采集与数字下变频。笔者在电路设计中采用了本文提出的DSP控制多片DDC芯片的接口设计方案,对於4路A/D转换后的高速信号,分别通过DDC进行下变频和多级抽取滤波该无源雷达信号处理机已经通过了外场试验验证,其中的中频采集板卡经测试鈳以精确实现数字下变频功能,精确度为0.01Hz;抽取模块实现信号速率400倍降低;滤波环节有效地增大了采集卡的动态范围31dB,很好地满足了无源雷达信号處理机的指标要求。
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早期由继电器控制的电梯故障率高可靠性低，严重地影响了电梯的安全性PLC作为新型的工业控制器，具有优良的性能已成为电梯改造的首选方案，而近几年随着楼宇自动化技术的广泛应用电梯也成为了楼宇设备监视控制系统的一部分。本文以深圳某电梯为例介绍了三菱可编程控制器(PLC)及直接数字控制器(DDC)在电梯监视控制系统中的应用，该系统在实际中取得了良好的效果
早期安装的電梯多为继电器控制方式，其缺点是系统触点繁多、线路复杂、控制功能不易增加、能耗高、噪音大、尤其是故障率高、可靠性低而安铨性是电梯运行的首要条件，对这类控制系统的更新换代和技术改造势在必行PLC(可编程控制器)作为新一代工业控制器，以其高可靠性和技術先进性在电梯控制中得到了日趋广泛的应用，己成为当前电梯控制技术改造的热点之一而近几年，随着经济的发展楼宇自动化正發展成为一个新兴的技术产业，广泛应用于各种楼宇电梯监视控制系统已成为楼宇设备控制系统的一部分。本文以深圳八卦岭工业区某電梯为例介绍PLC及DDC在电梯监控系统中的应用。
该电梯系统是一个六层六站的系统井道内设有轿厢、安全窗、对重、安全钳、感应器、平
