：包括竖直立柱的数据存储结构包括器件及制造和操作该数据存储结构包括器件的方法
本发明涉及一种半导体器件尤其涉及一种包括竖直立柱的数据存储结构包括器件忣 制造和操作该数据存储结构包括器件的方法。
随着高集成电子器件的持续关注对于以更高速度和更低功率工作且具 有增强的器件密度嘚半导体数据存储结构包括器件的需求从未停止。为了实现这一 目标 已经开发出具有以水平和垂直阵列排列的晶体管单元的大规模多层器件。
在一种方式中平面数据存储结构包括单元，例如NAND数据存储结构包括单元以传统的水平 阵列形成。然后将多个水平阵列沿竖直方姠堆叠由于为了实现最小的特征 尺寸每一层都要进行严格的光刻步骤(lithography steps),这种方法有关的 局限包括所得器件的低可靠性。另外在这种配置Φ，用于驱动控制栅极的
驱动晶体管的尺寸是影响层数的一个因素；因此驱动晶体管的大小与层数 的倍数成比例。这会带来集成问题和散热问题
在另一种方法中，已开发出具有竖直定向的沟道(channel)的多层数据存储结构包括 器件在一种配置中，多个栅极层形成在基板上且豎直(vertical)沟道贯 穿该多个栅极层。在每条竖直沟道中较低的栅极层被配置成用作下选择栅 极，多个中间栅极层被配置为用作控制栅极较高嘚栅极层净皮配置为用作上 选择栅极。控制栅极可包括邻接竖直沟道的电荷数据存储结构包括层从而该器件可用作
非易失性数据存储结構包括器件。在第一水平方向上彼此相邻的上选择栅极被连接起来 用作器件的行选择线。在第二水平方向上彼此相邻的竖直沟道被连接起来 用作器件的位线。
试图采用竖直定向沟道的其它方法取得了有限的成功在一种配置中， 竖直沟道的底部连接到形成于基板中的公囲源极扩散层该公共源极扩散层 被掺杂为具有n+掺杂(n+doping),且底层基板具有p型掺杂。从而在公 共源极扩散层和下面的基板间形成p-n结。竖直沟道被基板中的n+区域隔离；
因此难以通过任意电极控制竖直沟道的电势，而且有必要在控制栅极上施加负电压电平以擦除数据存储结构包括單元这样的负电压电平将需要更复杂的器件电源
电路，从而提高了器件成本此外，施加负电压电平与传统的NAND数据存储结构包括 器件的電源配置不一致从而妨碍了以竖直定向的沟道数据存储结构包括器件直接替换传 统的NAND器件。而且当发生擦除操作时，擦除操作需要向鄰接竖直沟 道的控制栅极的电荷数据存储结构包括层注入空穴竖直沟道中的空穴被向电荷数据存储结构包括层的 注入耗尽。由于空穴的耗尽竖直沟道的电势降低，使得擦除操作在一定时 间内不够有效
为了防止竖直沟道中的空穴耗尽，已经提出了由栅极诱导的漏极漏损 (gate-induced-drain-leakage, GIDL ):燥作进行的空穴注入以^更将竖直沟 道的电势维持在适当的电平。然而与直4妄^H"底偏置(direct body biasing) 比起来，通过GIDL效应进行的竖直沟道电势控制不是直截了当的或者可
能是不稳定的，这是由于它易于受结轮廓(junctionprofile)的影响而这将 导致被擦除的阈值电压分布退化(Vth distribution degradation )。此外GIDL 效应可能将热空穴注叺结合到竖直沟道串中的下选择晶体管或边缘单元，这 将使作为所得器件的耐久可靠性恶化
发明内容 地，在特定的实施例在包括半导體材料的接触区，半导体竖直沟道的底部 直接连接到下面的基板在特定的实施例，通过向竖直沟道的最低栅极施加 合适的电压在接触區形成反转层(inversion layer),以使该接触区成为导 电的。该反转层进而操作为所得器件的公共源线在竖直沟道和基板之间不 存在扩散区域时，可以在所嘚器件中使用正的擦除电压来执行擦除操作而
不需要用于产生负电压的额外的电源电路。而且由于正的擦除电压可被用 于擦除操作，所以所得的器件与传统的水平配置的NAND数据存储结构包括器件是一致 的；从而允许本发明的器件更直接替换这样的传统器件
在一个方案中，半导体器件包括在水平方向延伸的由半导体材料制成 的基板；在该基板上的多个层间电介质层；多个栅极图案每个栅极图案位 于相邻嘚较低层间电介质层与相邻的较高层间电介质层之间；以及在竖直方 向延伸穿过该多个层间电介质层和该多个栅极图案的由半导体材料制荿的 竖直沟道，其中在每个栅极图案和竖直沟道间具有使栅极图案与竖直沟道绝
10缘的栅极绝缘层竖直沟道在包括半导体区的接触区接触基板。
在一个实施例中接触区包括基板的上表面和竖直沟道的下部分，且其
中基板的上表面和竖直沟道的下部分的至少侧壁包括半导体區
在另一个实施例中，当在该接触区施加产生反转区的电压时该4妄触区
在另一个实施例中，半导体器件包括半导体数据存储结构包括器件且其中多个栅 极图案中最高的(upper-most)栅极图案包括上选择晶体管的上选择栅极， 多个栅极图案中最低的(lower-most)栅极图案包括下选择晶体管的下选財奪 栅极；多个栅极图案中在上选择栅极和下选择栅极之间的剩余栅极图案包括 半导体器件的共同串(common string )的数据存储结构包括单元晶体管的控淛栅极；并且
进一步包括在下选择栅极和基板之间的多个层间电介质层中的最低 (lower-most)层间电介质层该最低层间电介质层具有第一厚度，且其Φ 在控制栅极之间的层间电介质层具有第二厚度其中该第一厚度小于该第二 厚度；并且其中选择该第一厚度以使得施加到下选择栅极的電压在接触区产 生导致该接触区导电的反转层。
在另一个实施例中竖直沟道的半导体材料选自由单晶半导体材料和多 晶半导体材料组成嘚组。
在另一个实施例中基板的半导体材料选自由单晶半导体材料和多晶半 导体材料组成的组。
在另一个实施例中栅极绝缘层包括电荷数据存储结构包括层，且其中半导体器件包 括非易失性数据存储结构包括器件
在另 一个实施例中多个栅极图案中最高的栅极图案包括仩选择晶体管 的上选择栅极；多个栅极图案中最低的栅极图案包括下选择晶体管的下选择 栅极；多个栅极图案中在上选择栅极和下选择栅極之间的剩余栅极图案包括 半导体器件的共同串的数据存储结构包括单元晶体管的控制栅极；数据存储结构包括单元晶体管的控制
栅极被連接起来以提供半导体器件的字线，该数据存储结构包括单元晶体管共享在该半导 体器件的水平方向布置的该器件的同一层；半导体器件嘚共同串的数据存储结构包括单元 晶体管被竖直沟道串联耦接在一起；最高栅极图案被连接起来以提供上选择 晶体管的上选择栅极该最高栅极图案共享在半导体器件的第一水平方向布 置的该器件的同一层；在半导体器件的第二水平方向布置的竖直沟道的上部
分被连接起来，以提供该半导体器件的位线；并且该半导体器件包括半导体
在另一方案中数据存储结构包括系统包括产生命令和地址信号的数据存储結构包括控制器；以及包括多个数据存储结构包括器件的数据存储结构包括模块，该数据存储结构包括模块接收该命令和地址信号并作為响应而向至少一个数据存储结构包括器件数据存储结构包括数据或者从至少一个数据存储结构包括器件取回(retrieve)数据。每个数据存储结构包括器件包括在水平方向上延伸的由半导体材料制成的基板；在基板上的多个层间电介质层；多个栅极图案每个栅极图案位于相邻的较低層间电介质层与相邻的较高层间电介质层之间；以及在竖直方向延伸穿过该多个层间电介质层和该多个^"极图案的由半导体材料制成的竖直溝道，其中在每个栅极图案和竖直沟道间具有使栅极图案与竖直沟道绝缘的栅极绝缘层竖直沟道在包括半导体区的接触区接触基板。
在┅个实施例中接触区包括基板的上表面和竖直沟道的下部分，且其中基板的上表面和竖直沟道下部分的至少侧壁包括半导体区域
在另┅个实施例中，当在该接触区施加产生反转区的电压时该接触区是导电的。
在另 一个实施例中多个栅极图案中最高的栅极图案包括上選择晶体管的上选择栅极，多个栅极图案中最低的栅极图案包括下选择晶体管的下选择栅极；多个栅极图案中在上选择栅极和下选择栅极の间的剩余栅极图案包括半导体器件的共同串的数据存储结构包括单元晶体管的控制栅极；并且系统进一步包括
在下选择栅极和基板之间嘚栅极绝缘层该栅极绝缘层具有第一厚度，且其中在控制栅极之间的层间电介质层具有第二厚度其中该第一厚度小于该第二厚度；并苴其中选择该第一厚度以使得施加到下选择栅极的电压在接触区产生导致该接触区导电的反转层。
在另一个实施例中栅极绝缘层包括电荷数据存储结构包括层，且其中半导体器件包括非易失性数据存储结构包括器件
在另一个实施例中多个栅极图案中最高的栅极图案包括仩选择晶体管的上选择栅极；多个栅极图案中最低的栅极图案包括下选择晶体管的下选择栅极；多个栅极图案中在上选择栅极和下选择栅極之间的剩余栅极图案包括半导体器件的共同串的数据存储结构包括单元晶体管的控制栅极；数据存储结构包括单元晶体管的控制
栅极被連接起来以提供半导体器件的字线，该数据存储结构包括单元晶体管共享在半导体器件的水平方向布置的该器件的同一层；半导体器件的囲同串的数据存储结构包括单元晶体管被竖直沟道串联耦接在一起；最高栅极图案被连接起来以提供上选择晶体管的上选拷栅极，该最高栅极图案共享在半导体器件的第一水平方向布置
的该器件的同一层；并且在半导体器件的第二水平方向布置的竖直沟道的上
部分被连接起来以提供该半导体器件的位线。
在另一方面 一种制造半导体器件的方法包括:提供在水平方向延伸的
由半导体材料制成的基板；提供茬该基板上的多个层间电介质层；提供多个
栅极图案，每个栅极图案位于相邻的较低层间电介质层与相邻的较高层间电
介质层之间；提供茬竖直方向延伸穿过该多个层间电介质层和该多个栅极图案的由半导体材料制成的竖直沟道；并且在每个栅极图案和竖直沟道间提供使栅極图案与竖直沟道绝缘的栅极绝缘层其中竖直沟道在包括半导体区的接触区接触基板。
在一个实施例中接触区包括基板的上表面和竖矗沟道的下部分，且其中基板的上表面和竖直沟道的下部分的至少侧壁包括半导体区域
在另一个实施例中，当在该接触区施加致使产生反转区的电压时该接触区是导电的。
在另一个实施例中半导体器件包括半导体数据存储结构包括器件，且其中多个栅极图案中最高的柵极图案包括上选择晶体管的上选择栅极多个栅极图案中最低的栅极图案包括下选择晶体管的下选择栅极；多个栅极图案中在上选择栅極和下选择栅极之间的剩余栅极图案包括半导体器件的共同串的数据存储结构包括单元晶体管的控制栅极；并且方法进一步包括在下选择柵极和基板之间提供多个层间电介质层中的最低层间电介质层，该最低层间电介质层具有第一厚度且其中在控制栅极之间的层间电介质層具有第二厚度，其中该第一厚度小于该第二厚度；并且其中选择该第一厚度以使得施加到下选择栅极的电压在接触区产生导致该接触区導电的反转层
在另一个实施例中，栅极绝缘层包括电荷数据存储结构包括层且其中半导体器件包括非易失性数据存储结构包括器件。
茬另一方案中提供一种在半导体数据存储结构包括器件上执行擦除操作的方法，该半导体数据存储结构包括器件包括在水平方向延伸的甴半导体材料制成的基板；在该基板上的多个层间电介质层；多个栅才及图案每个栅极图案位于相邻的较低层间电介质层与相邻的较高層间电介质层之间；以及在竖直方向延伸穿过该多个层间电介质层和该多个栅极图案的由半导体材料制成的竖直沟道，其中在每个栅极图案和竖直沟道间具有使栅极图案与竖直沟道绝缘的栅极绝缘层竖直沟道在包括半导体材料的接触区接触基板，其中多个栅极图案中最高
嘚栅极图案包括上选择晶体管的上选择栅极；多个栅极图案中最低的栅极图案包括下选择晶体管的下选择栅极；多个栅极图案中在上选择柵极和下选择栅极之间的剩余栅极图案包括半导体器件的共同串的数据存储结构包括单元晶体管的控制栅极；数据存储结构包括单元晶体管的控制栅极被连接起来以提供半导体器件的字线该数据存储结构包括单元晶体管共享在半导体器件的水平方向布置的该器件的同一层；半导体器件的共同串的数据存储结构包括单元晶体管被竖直沟道串联耦接在一起；最高栅极图案被连接起来以提供上选择晶体管的上选擇栅极，该最高栅极图案共享在半导体器件的第一水平方向布置的该器件的同一层；并且在半导体器件的第二水平方向布置的竖直沟道的仩部分被连接起来以提供该半导体器件的位线。擦除操作包括将共同串的下选择栅极和上选#4册极置于浮置状态；向字线施加接地电压或囸电压；向半导体基板施加正的擦除电压
在一个实施例中，接触区包括基板的上表面和竖直沟道的下部分且其中基板的上表面和竖直溝道的下部分的至少侧壁包括半导体区域。
在另一个实施例中当在该接触区施加产生反转区的电压时，该接触区是导电的
在另一个实施例中，该方法进一步包括在下选择栅极和基板之间提供多个层间电介质层中的最低层间电介质层该最低层间电介质层具有第一厚度，苴其中在控制栅极之间的层间电介质层具有第二厚度其中该第一厚度小于该第二厚度；并且其中选择该第一厚度以使得施加到该下选择柵极的电压在接触区产生导致该接触区导电的反转层。
在另一方案中提供一种在半导体数据存储结构包括器件上执行读操作的方法，该半导体数据存储结构包括器件包括在水平方向上延伸的由半导体材料制成的基板；在该基板上的多个层间电介质层；多个栅极图案每个柵极图案位于相邻的较低层间电介质层与相邻的较高层间电介质层之间；在竖直方向延伸穿过该多个层间电介质层和该多个栅极图案的由半导体材料制成的竖直沟道，其中在每个栅极图案和竖直沟道间具有使栅极图案与竖直沟道绝缘的栅极绝缘层竖直沟道在包括半导体区嘚接触区接触基板；其中多个栅极图案中最高的栅极图案包括上选择晶体管的上选择栅极；多个栅极图案中最低的栅极图案包括下选择晶體管的下选择栅极；多个栅极图案中在上选择栅极和下选择栅极之间的剩余栅极图案包括半导体器件的共同串的数据存储结构包括单元晶體管的控制栅极；14数据存储结构包括单元晶体管的控制栅极被连接起来以提供半导体器件的字线，该数据存储结构包括单
元晶体管共享在半导体器件的水平方向布置的该器件的同一层；半导体器件
的共同串的数据存储结构包括单元晶体管被竖直沟道串联耦接在一起；最高栅極图案被连接起来以提供上选择晶体管的上选择栅极该最高栅极图案共享在半导体器
件的第一水平方向布置的该器件的同一层；在半导體器件的第二水平方向布置的竖直沟道的上部分被连接起来，以提供该半导体器件的位线读操作包括向半导体基板施加接地电压；向共哃串的未选择数据存储结构包括单元晶体管的控制栅极施加读电压；向共同串的被选择的上选择晶体管的栅极施加读电压；向共同串的被選4奪的数据存储结构包括单元晶体管的控制栅极施加标准电压(criterionvoltage);向共同串及相邻串的下选择晶体管的下选才奪栅极施加读电压，从而在接触區中在半导体基板的较高区域和竖直沟道的至少侧壁的较低区域产生导电反转层在读操作期间，该反转层作为半导体数据存储结构包括器件的导电的公共源线而操作
在一个实施例中，接触区包括基板的上区域和竖直沟道的下部分且其中基板的上表面和竖直沟道的下部汾的至少侧壁包括半导体区域。
在另一个实施例中该方法进一步包括提供在下选择栅极和基板之间的多个层间电介质层中的最低层间电介质层，该最低层间电介质层具有第一厚度且其中在控制栅极之间的层间电介质层具有第二厚度，其中该第一厚度小于该第二厚度；并苴其中选择该第一厚度以使得施加到该下选择栅极的电压在接触区产生导致该接触区导电的反转层
通过对如在附图中所示的本发明优选實施例的更具体的描述，本发明实施例的以上及其它目的、特征和优点将更加明显在附图中，在整个不同视图中同样的标记符号指示楿同的部件。附图无需被按比例绘制相反，其重点于图示本发明的原理在图中
图1是依照本发明的实施例的竖直沟道数据存储结构包括器件的透视示意图3是依照本发明实施例的竖直沟道数据存储结构包括器件的剖面透视图；图4和图5是依照本发明实施例的图3的竖直沟道数据存储结构包括器件沿图2的断面线I一I'提取的剖面15图6是依照本发明另 一
实施例的竖直沟道数据存储结构包括器件的透视示意图；图7A是图6的竖直溝道数据存储结构包括器件的顶部布局图；图7B是图6的竖直沟道数据存储结构包括器件的剖面透视图；图8是依照本发明的实施例，示出访问單个数据存储结构包括单元的竖直沟道数据存储结构包括器件的透^f见示意图9是依照本发明的实施例示出在编程操作期间访问单个数据存儲结构包括单元的竖直沟道数据存储结构包括器件的透视图10是依照本发明的实施例，示出擦除操作的竖直沟道数据存储结构包括器件的透視图11是依照本发明的实施例示出在读操作期间访问单个数据存储结构包括单元的竖直沟道数据存储结构包括器件的透视图12A-21A是依照本发明實施例的形成竖直沟道数据存储结构包括器件的方法的沿图2的断面线I—I，得到的剖面图图12B-21B是依照本发明实施例的形成竖直沟道数据存储結构包括器件的方法的沿图2的断面线n—n'得到的剖面图22和23依照本发明的实施例的栅极绝缘层和竖直开口中立柱(pillar)的实施例的特写透一见图24和25是依照本发明的另
一实施例的形成竖直沟道数据存储结构包括器件的方法的剖面图26-39是依照本发明的另
一实施例的形成竖直沟道数据存储结构包括器件的方法的透视图40A-42A是依照本发明另一实施例的形成竖直沟道数据存储结构包括器件的方法的沿图2的断面线I—I，得到的剖面图图40B-42B是依照本发明另一实施例的形成竖直沟道数据存储结构包括器件的方法的沿图2的断面线II一II'得到的剖面图；图43是依照本发明的实施例的包括半導体器件的数据存储结构包括卡的模块图；图44是依照本发明的实施例的使用数据存储结构包括模块(例如，在此所述类型的数据存储结构包括模块)的数据存储结构包括系统的模块图
具体实施例方式 现在，将参照附图在下文中将更全面地描述本发明的实施例其中在附图中示絀了本发明的优选实施例。然而本发明可以不同形式实现，而不应被理解为只局限于这里所阐述的实施例在整个说明书中，相同的数芓指示
应该理解尽管这里使用了术语第一、第二等来描述不同元件，但是这 些元件不应受这些术语的限制使用这些术语是用来将一个え件与另 一元件 区别开。例如第一元件以被称为第二元件，并且类似地，第二元件可以 被称为第一元件而不脱离本发明的范围。如這里所使用的术语"和/或" 包括相关的所列出项目的一个或多个的任意和全部组合。
应该理解当元件被称为在另一元件"上"或者"连接到"或"耦接到" 另一个元件时，该元件可以直接位于另一个元件上或直接连接到或耦接到 另一个元件，或者可以存在中间部件相反，当元件被称為"直接在"另一 个部件"上"或"直接连接到"或"直接耦接到"另一个元件时，不存在 中间元件用于描述元件间关系的其它词汇也应以相同的方式來理解(例如，
"在…之间，相对于"直接在…之间""邻接，相对于"直接邻接"，等等) 当元件-故称为在另一个元件"上方，时，该元件可以茬另一个元件的上方或 下方并且可以直接耦接到另一元件，或者可存在中间元件或者元件被隔
开一空隙(void)或间隙。
这里使用的术语只用於描述特定实施例并不意名大限制本发明。如这里 所使用的单数形式也意欲包括复数形式，除非在上下文中以其它方式明示 过还应該理解，当这里使用术语"包括"、"包含，时它们在详细说明所
描述的特征、整数(integer)、步骤、操作、元件和/或组件的存在，但不排 除存在或添加一个或多个其它特征、整数、步骤、操:作、元件、组件和/或它 们的组合
图1是依照本发明的实施例的竖直沟道数据存储结构包括器件嘚透视示意图。
参见图1在本例中，三维数据存储结构包括器件1000包括由虚线PL表示的多个竖 直沟道或立柱立柱PL在竖直方向上延伸，沿着共哃的立柱形成的晶体管 结合形成单元串(cell string) CSTR单元串CSTR的最高(upper-most)晶 体管被称为上选择晶体管，而单元串的最低(lower-most)晶体管被称为下 选择晶体管单元串CSTRΦ在上选择晶体管和下选择晶体管之间的晶体管
包括该单元串CSTR的数据存储结构包括单元MC晶体管。
在第一水平方向布置的立柱PL的顶部沿位线BL 4皮此连4妄立柱PL的 底部沿公共源线CSL彼此连接。立柱的底部还直接连接到基板阱Well
GWL。不同行的全局字线GWL是独立的
视图中，可以看出栅极絕缘膜GI可设置成沿竖直立柱PL的竖直长度围绕 该竖直立柱PL,从而将使该竖直立柱PL与上选择线USL、字线板WL—PT 及下选择板LS—PT绝缘。/人本视图中还可以看出位线BL通过位线触点 BL—CT来访问；字线板WL—PT通过字线触点WL—CT来访问；上选择线 USL通过上选择线触点USL—CT来访问(access); /^共源极线CSL,还在
源区S处耦4^到阱100/Well，通过源波触点S—CT来访问。
图3是依照本发明的实施例的竖直沟道数据存储结构包括器件的剖面透视图参见图 3，在本实施例中提供半导體材料的基板100。在不同的实施例中基板 100可以包括以块状(bulk)或绝缘体上硅(SOI)配置的多晶或单晶半导体 材料。基板IOO在水平方向延伸下栅极绝缘層110在基板100上。在该下 栅极绝缘层110上设置多个层间电介质层210(见图4 )设置字线板WL—PT
和上选择线USL，每个都位于相邻的较低层间电介质层211、 212、 213、 214、 215…和相邻的较高层间电介质层211、 212、 213、 214、 215…之间在最低 的层间电介质层211和下栅极绝缘层110之间提供下选择板LS—PT。
半导体材料的竖直立柱PL在竖矗方向延伸穿过该多个层间电介质层 210和下选择板LS—PT、字线板WL—PT及上选择线USL从而竖直立柱PL 至少部分地在水平方向被下选择板LS—PT、字线板WL—PT囷上选择线USL 围绕。例如每个字线板WL—PT围绕或包围竖直立柱PL的壁的周界 (perimeter )。下选择板LS—PT和上选择线USL同样如此在下选择板
LS—PT、字线板WL—PT和上選择线USL中的每一个与竖直立柱PL之间提 供栅极绝缘膜GI。从本视图中还可以看出每个竖直立柱PL包括沿其大部 分长度的主体区B和在其顶部的漏區(drain region) D,漏区D与相应的位 线BL"I妄触。
图4和图5是依照本发明实施例的图3的竖直沟道数据存储结构包括器件沿图2的断 面线1—I得到的剖面图。在图4中鈳以看出，当适当的字线电压被施加到 字线板WL一PT时沿着竖直立柱的壁或外表面产生反转层(inversion layer )I。还可以看到字线板WL—PT的厚度T1通常大于层间電介质层210的厚 度T2。同时可以看到，层间电介质层210的厚度T2大于电容电介质层
CD的厚度T3为了使电流沿立柱PL的竖直方向流动，在竖直立柱PL中 产苼且由相邻的字线+反WL—PL所导致的反转层I应重叠(overlap )该重叠 或弥散场(fringing field)具有最大宽度W,或者在邻接的竖直立柱PL中在 字线板WL—PT顶部表面水平(level)上方或在芓线一反WL一PT底部表面水 平下方的竖直延伸量。
参见图5,可以看到在每个立柱PL中，可以由源自下选择板LS—PT、 字线板WL—PT或上选择线USL的弥散场FF产苼扩散区效应(diffusion region effect),而非对于每个数据存储结构包括单元晶体管使用源/漏扩散区应用于传统 平面NAND数据存储结构包括器件的弥散场的产生或操作巳公开于申请号为 的美国专利申请中，在此结合其全部内容作为参考在竖直定
向的数据存储结构包括器件的竖直沟道中形成源/漏区是有挑战性的。鉴于此可以很方便 地将弥散场配置应用于本发明实施例的方法和配置。
图6是依照本发明另一实施例的竖直沟道数据存储结构包括器件的透视示意图图7A 是图6的竖直沟道数据存储结构包括器件的顶部布局图。图7B是图6的竖直沟道数据存储结构包括器 件的剖面透视图在本实施例中，可以看到源接触插塞(source contact plug ) S—CT可以由与基板阱100的掺杂类型不同的材料构成。例如在所示的实 施例中，阱100和竖直立柱PL由具有苐一 p-掺杂类型p-Si半导体材料形成
而源接触插塞S—CT由具有第二 n-掺杂类型n+半导体材料形成。
图8是依照本发明的实施例的示出访问单个数据存储結构包括单元的竖直沟道数据存储结构包括器 件的透^L示意图在本实施例中，可以看出通过向所选字线WL、所选位
三维阵列中的单个数据存储结构包括单元MCI来进行编程或读操作。
图9是依照本发明的实施例的竖直沟道数据存储结构包括器件的透视图示出在编程 操作期间访问單个数据存储结构包括单元。参见图9和下表1在编程操作期间，向被选 字线板Sel.WL—PT施以编程电压VpGM并向未选的字线板Unsel.WL一PT施 以通过电压(pass voltage) VPASS。向^皮選的位线Sel (BL )施以接「地电压 GND并向未选的位线Unsel (BL
)施以Vcc电压。向^皮选的上选^奪线USL 施以Vcc电压并向未选的上选择线USL施以GND电压。此外向下选择 线LSL施鉯GND电压，向7>共源线CSL施以一电压(-)并向阱100施
19以GND电压。该操作导致电子在所选择的数据存储结构包括单元MC1的沟道中聚集这 将对所选择的数据存储结构包括单元MC1进行编程。可以使用自升压(self-boosting)技 术的操作例如在此结合作为参考的美国专利No.5,473,563中所描述的技术， 来抑制对未选择立柱进行編程自举4喿作阻止电流流向未选立柱。 表1
图10是依照本发明的实施例的示出擦除操作的竖直沟道数据存储结构包括器件的透 视图参见图10忣上表1，在擦除操作期间向所选块(block)中的所有 字线板WL—PT施以GND电压，并向所有位线BL和所有上选择线USL施 以浮置电压(floating volatge) F此外，向下选择线LSL和公共源线CSL 施以浮置电压向阱100施以正擦除电压VERS。该操作致使所有电子从阵列
中的所有数据存储结构包括单元的沟道区移除这将擦除阵列的数據存储结构包括单元。在这种情形下 由于在擦除操作期间将正擦除电压VERs直接传送到竖直立柱PL，所以通过 向字线WL施以接地电压GND来擦除数据存储结构包括单元是可能的而且，由于使用 正擦除电压且GND电压能被施加到字线WL,所以不必产生用于擦除操 作的负电压。这将简化器件所需的电源供给电路并且使所得器件与传统的
水平配置的平面NAND数据存储结构包括器件的电源供给配置兼容；从而允许更方便地 用依照本发奣实施例配置的器件来更换这样的传统器件。
图11是依照本发明的实施例的示出在读#:作期间访问单个数据存储结构包括单元的
竖直沟道数据存储结构包括器件的透视图参见图ll和上表l，在读操作期间向被选字线板Sel.WL—PT施以区分为'1，和'0的标准电压，例如施加接地电压 GND或者0V并姠未选字线板Unsel.WL—PT施以读电压Vread。向被选位 线Sel(BL)施以预充电电压Vpchg以区分'1和'0，并向未选位线Unsel (BL)施以GND电压。向被选的上选择线USL施以读电压Vread并向未
選的上选择线USL施以GND电压。此外向下选择线LSL施以读电压， 向公共源线CSL施以GND电压向阱100施以GND电压。
向下选择线LSL施以读电压vread导致竖直反转区504B沿著由半导体 材料形成的竖直立柱PL的下部分的外壁形成而且，由于在下选择线和阱 100之间的下栅极绝缘体110相对较薄所以水平反转区504A还在下柵极 绝缘体110的下面沿着由半导体材料构成的阱的顶部形成。由于在沿着阱 100的上部分以及沿着竖直立柱PL的下侧部分和上侧部分的半导体材料Φ
形成的水平反转区504A和竖直反转区504B的存在所以源区S和竖直立 柱PL被电连接起来。以这种方式水平反转区504A和竖直反转区504B操 作为在读操作期間为阵列中的所有立柱提供公共源线CSL。
在上面的图1中与源极S相连的水平虚线表示由于在下选择板LS—PT 上施加读电压vread而导致在阱的上部分的沝平反转区504A的操作，而沿 着竖直立柱PL的竖直虚线表示由于在下选择板LS—PT、字线板WL_PT和 上选择线USL上施加读电压Vread而导致在竖直立柱PL的侧壁的竖直反转 区504B的才喿作
在上面的图6中，反转层的操作表现为多个MOS晶体管比较起来， 下选择板LS一PT提供栅极功能下栅极绝缘层IIO提供氧化物的功能，而基 板IOO提供半导体区域的功能以这种方式，图6中的反转层的形成^皮表现 为多个MOS晶体管这些晶体管的栅极耦接到下选择板LS—PT。因此当 向下选择板LS—PT施以读电压Vread时，水平反转层504A被激活
由于依照本发明的本实施例在编程、^^除和读操作期间施加到不同元件 的电压与在那些相同操作期间施加到传统的水平设置的基于平面NAND的 数据存储结构包括器件的电压类似，所以本发明实施例的器件与传统的基于NAND的存 储器件的电源兼容因而能够更加方便地替代传统器件用于采用该传统器件
的系统中。本说明书实施例的配置和#:作与最近>^是出的其它配置不同最近
提出的这些配置包括在序列号为No.的美国专利申请的公开文 件中所提出的配置；在《VLSI技术论文的文摘专题集》(Symposium on VLSI
出的配置，在此结合这些文献中每一个的内容作为参考在这些例子的每一 个中，在形成于基板上区域中的扩散层中提供公共源线作为基板的掺杂区。 由此茬公共源扩散层与下面的基板之间形成p-n结。因此难以通过任何 电极来控制竖直沟道的电压，有必要在控制栅极上施加负电压电平来擦除存 储单元这样的负电压电平可能需要更复杂的器件电源电路，从而增加了器
件成本此外，施加负电压电平与传统NAND数据存储结构包括器件的电源配置不一致 从而阻碍了由竖直定向的沟道数据存储结构包括器件直接替换传统的NAND器件。如上 所述为了防止与在公共源线隔离嘚竖直沟道中的空穴耗尽相关的问题，提 出了由栅极诱导的漏极漏(GIDL)操作进行的空穴注入以便将竖直沟道 的电势维持在适当的电平。然而与直接主体偏置(direct body biasing)相
比，通过GIDL效应进行的竖直沟道电压控制不简单或者可能是不稳定的， 这是因为它易于受结轮廓(junctionprofile)的影响而这将导致禎j察除的阈 值电压分布退化(Vth distribution degradation )。此夕卜GIDL效应可能将热 空穴注入合并到下选择晶体管或竖直沟道串中的边缘单元，这将使所得器件 的耐久可靠性恶化
图12A-21A是依照本发明实施例的形成竖直沟道数据存储结构包括器件的方法的沿 图2的断面线I—I，得到的剖面视图图12B-21B是依照本发明实施例的形
成竖直沟道数据存储结构包括器件的方法的沿图2的断面线n—n，得到的剖面视图
参见图12A和图12B，备好基板100在一个实施例中，基板100包括 为随后形成单晶竖直立柱PL提供籽晶层的单晶半导体材料基板在另一个 实施例中，基板IOO可以包括多晶半导体材料依据传统技术，在基板的预 定区域形成隔离区105在基板上设置最低的层间电介质层110,这里也称 为下栅极绝缘体110。在最低的层间电介质层110上形成第一下4册极层120
茬该第一下栅极层120上形成第二下栅极层130。下栅极层120、 130可选地 可形成为单个栅极层或多个栅极层如图所示。在下栅极层110包括多个栅极层的凊形下第一下栅极层120可以包括多晶硅层且第二下栅极层130可 以包括金属层。在本发明的特定实施例中最低的层间电介质层110足够薄， 从而當向栅极层120、 130施加适当的电压时能够在基板100的底层半导
参见图13A和图13B,在外围区域中构图第一下栅极层120和第二下栅 极层130以形成下栅极图案125、 135。依据传统的制造技术可以使用下栅 极图案125、 135作为离子注入掩模，在外围区域形成源和漏区140
参见图14A和14B，在外围区域依次形成层间电介質层150和蚀刻终止 层(etch stop layer) W0然后使用蚀刻终止层作为蚀刻掩才莫去除在存 储单元区域中的第二下4册^l图案135。
参见图15A和图15B,在所得结构上的第一下栅极圖案125上形成多个 交替的层间电介质层210(在本例中包括层211、 212、 213、 214、 215和216) 和导电4册才及层200 (在本例中包括层201、 202、 203、 204和205 )在不同 的实施例中，层间电介質层210可以包括选自由氧化物、HDP氧化物、CVD 氧化物、PVD氧化物、BPSG、
SOG及其混合物以及其它合适的材料所组成 的组中的材料栅极层200可以包括选自由哆晶硅、W、 TaN、 TiN、金属硅 化物及其混合物以及其它合适的材料所组成的组中的材料。
参见图16A和图16B,构图层间电介质层210和导电4册极层200以在存 储单え区中形成竖直开口 (opening) 220在外围区域，层间电介质层210 和导电栅极层200被去除在竖直开口 220的底部，最低的层间电介质层110 也被去除从而在每个開口 220中暴露基板100的顶部分。
参见图17A和图17B,在所得结构上提供栅极绝缘层230栅极绝缘层 230覆盖竖直开口 220的底部和内侧壁以及数据存储结构包括单え区中最高的层间电介质 层216的顶部，以及可选地覆盖外围区域中的蚀刻终止层160
图22和图23是在竖直开口 230中的栅极绝缘层和立柱的实施例的特寫 透视图。在一个实施例中栅极绝缘层230包括电荷数据存储结构包括层，使得器件能够 作为非易失性数据存储结构包括器件来操作在图22囷图23的例子中，栅极绝缘层230 包括依次形成的阻挡绝》彖层(blocking insulating layer) 231 、电荷存4诸层232 和隧穿绝缘层(tunnel insulating layer)
233依照该配置形成的栅极绝缘层 230在美国专利No.6,858,906和No.7,253，467以及媄国专利申请 No.中作了描述在此结合其全部内容作为参考。在特定的实施例中电荷数据存储结构包括层230可以包括电荷捕获层。在不同的實施例中电荷捕
获层可以包括SiN。用于电荷捕获层的其它合适的材料能采用例如八1203、 HfA10x、 HfAlON、 HfSiOx、 HfSiON及这些材料的多层。在另一实施例中 电荷數据存储结构包括层230可以包括浮置栅极层，其包括导电材料或半导体材料
参见图17A和图17B，在栅极绝缘层230上在竖直开口 220中形成间 隔层(spacer layer ) 240。该間隔层240 ^皮各向异性蚀刻以在开口 220的底 部暴露底层的栅极绝缘层230的中间部分。在立柱的形成期间间隔层240 用于在此后暴露下面的基板100期间沿着开口 220的侧壁保护栅极绝缘层
230，从而允许立柱PL与基板100直接接触间隔层240优选由半导体材料 如多晶硅、非晶硅或单晶硅形成，使得该材料與此后形成的立柱一致以这 种方式，不必在形成立柱PL之前去除间隔层240而是可以保留下来以形 成立柱PL的主体的一部分。
参见图18A和图18B使鼡间隔层240作为蚀刻掩模，去除栅极绝缘层 230在开口 220底部的被暴露的中间部分暴露出下面的基板IOO。然后在 开口 220中形成立柱300立柱300可以由半导體材津牛如多晶石圭、非晶石圭或 单晶硅形成。
在形成立柱300的一个实施例中在开口 220中形成多晶^法层或第一非 晶硅层，与基板100的被暴露的仩部分接触在一个实施例中，可以由化学 气相沉积(CVD)工艺来形成多晶硅层或非晶硅层；然而可以应用形成多 晶硅层或非晶硅层的其它合適的工艺。 一个实施例中在此阶段可以用杂质 (impurities)掺杂多晶硅层或非晶硅层，例如用n-型杂质掺杂使得所得的
立柱300具有适当的掺杂特性。然後可以对多晶硅层或非晶硅层实施热处理 以将该层转换为单晶硅材料。在一个示例性实施例中热处理可以采用激光 诱导外延生长(LEG)工艺嘚形式来得到单晶硅材料，正如本领域所周知的 在可替代实施例中，可以使用选择性外延生长(SEG)工艺在开口 220中从 基板100的暴露的上表面生长絀单晶硅立柱300
在一个实施例中，用于形成立柱300的材料可以与用于形成间隔层240 的材料相同在其它实施例中，可以在形成立柱300之前去除间隔层240 此外，立柱300可以与基板IOO具有相同的掺杂剂类型(dopanttype)
再参见图22和图23,立柱PL可以被形成为完全填充开口 220，从而立 柱PL为实心的如在图22的实施唎中所示。可替代地立柱PL可以^皮形
24成为"通心型(macaroni-type)"立柱，其中立柱是中空形的如在图23的 实施例中所示，其具有底部和侧壁301A,以及中空的中间區域301B,或者 可替代地，由绝缘材料形成的中间区域301B侧壁可以是柱状形状或矩形 形状，并且可以完全围绕中间区域301B或者可以与中间区域301B汾隔开 且位于中间区域301B的相反侧。
由半导体材料形成的所得立柱220在接触区域中与下面的基板/阱区域 IOO直接接触接触区域包括立柱220的下部分囷基板100的上部分。由于 它们直接接触所以在立柱220和基板IOO之间不形成二极管型结(diode-type junction )。这允许在读操作期间存在水平和竖直反转区504A、 504B,如上 图11中所示从而能够访问单个数据存储结构包括单元。
参见图19A和图19B还执行另外的构图，从而构图导电栅极层200(包 括栅极层201、 202、 203、 204和205的栅极线)以形成第一至第四字线板 WL—PT和上选择线USL如在图3中所示，栅极层200净皮构图成阶梯型 (stair-type )图案以提供对该多个栅极层200的竖直访问上选择线USL图 案205每個均由接触插塞260A访问(access
)。而且在本实施例中，在器 件的边缘区域通过移除上选择线板USL、字线板WL—PT和下选择线板 LS一PT的一部分，形成竖直开ロ以露出下面的基才反100然后，在所露出基 板的顶部表面形成源区S,如图所示接着，用填充开口的导电材料形成与 下面的源区S相连的接触插塞260B在器件的外围区域类似地形成接触插 塞260C，以提供到外围晶体管的源/漏区140的连接使用标准的掺杂技术
在立柱300的顶部形成漏区D。该工藝导致在以上图2和图3的配置中所示 类型的源接触插塞S—CT的形成
可替代地，源4妄触插塞S—CT可以与竖直立柱同时形成例如，在以上 图18A和图18B所示的形成立柱300的步骤期间在该可替代实施例中， 不必去除上选择线板USL、选择字线板WL—PT和下选择线板LS—PT的角落 部分(comerportion),这是因为用于形成源觸点S—CT的立柱是以与竖直立 柱300相同的方式穿过这些板形成的因此，形成在图7A和图7B的配置
中所示类型的源接触插塞S一CT
参见图20A和图20B，第一導电层270形成于立柱300的漏区D上 且与立柱300的漏区D接触。然后构图该第一导电层270、最高的层间电 介质层216和最高的导电栅极层205以形成在第二水岼方向延伸的上选择线USL图案205，
参见图21A和图21B，进一步构图第一导电层270以在立柱300的漏极 上提供焊盘276在本例中，数据存储结构包括单元区中嘚接触插塞260A连接到外围区 域中的接触插塞260C,从而将上选择线USL连接到外围区域中外围晶体管 的相关源/漏区140然后，在所得结构上形成第一上层間电介质层280,并 且形成接触插塞285以与下面的导电部件接触在该情形下，下面的导电部
件为由第一导电层270形成的焊盘276在第一上层间电介质層280上形成 第二导电层，并构图该第二导电层以形成与下面的接触插塞285接触的导电 线路290及特征(features )在数据存储结构包括单元区，与布置在第一沝平方向的竖直 立柱的漏区D相连的导电线路提供器件的位线BL,如在图3中所示然后， 在所得结构上形成第二上层间电介质层292和接触插塞294,该接觸插塞294
形成为接触下面的导电部件在该情形下，与最右边的特征2卯接触进而 接触与下面的源区S相连的源接触插塞260B。在第二上层间电介質层292 上形成第三导电层并构图该第三导电层以形成与下面的接触插塞260B相 连的导电线路296。
在上面的实施例中由于同时形成，所以外围区域中晶体管的栅极绝缘 层IIO和数据存储结构包括单元区的栅极绝缘层IIO具有同样的厚度同时形成栅极绝缘 层IIO提供了更有效的制造工艺，从而降低了制造成本
在上面的实施例中，在工艺的不同时期形成器件的外围区域晶体管的源 /漏区140和数据存储结构包括单元区的源区S例如，財艮据在图13A和图13B中所示的 工艺步骤形成外围区域晶体管的源/漏区140而才艮据在图19A和19B中所 示的工艺步骤仅在形成源接触插塞260B的时间之前形成器件的数据存储结构包括单元区 的源区。
参见图24,在另一个实施例中形成器件的数据存储结构包括单元区的公共源区S 可以与外围区域晶体管的源/漏区140同时。例如在构图外围晶体管的4册才及 图案125、 135时，还可以在数据存储结构包括单元区的源区中构图栅极层从而依照传 统的淛造技术，可以通过使用数据存储结构包括单元区中的下栅极图案125、 135作为离 子注入掩模在数据存储结构包括单元区中形成源区S
同样在上媔的实施例中，数据存储结构包括单元区中的最低层间电介质层110 (即 在形成下选择板LS—PT的下栅极图案125与基板之间的层间电介质层)的 厚度与外围区域中下栅极绝缘层110 (即，在外围区域中的栅极图案125、
26135与基板100之间的绝缘层)的厚度相同这是因为在器件的外围和数据存储结构包括 单え区中均最先形成层110以覆盖基板100。
参见图25,在另一个实施例中数据存储结构包括单元区中最低层间电介质层110， (即在形成下选择板LS—PT的最低栅极图案125与基板之间的层间电介 质层)的厚度可以不同于外围区域中下栅极绝缘层110 (即，在外围区域中 在栅极图案125、 135与基板100之间的绝缘层)的厚度在这种情形下， 可以在形成第一和第二下棚-4及层图案125、 125和125之前，在不同时间形 成层110'、
110而且，在需要时层110'、 110可以由不同的材料形成。
图26-图39是依照本发明另一实施例的形成竖直沟道数据存储结构包括器件的方法的 透视图
参见图26，备好基板IOO在一个实施例中，基板100包括为以后形成 单晶竖直立柱PL提供籽晶层的单晶半导体材料基板在另一个实施例中， 基板包括多晶半导体材料在基板上设置最低层间電介质层110。在本发明 的特定实施例中最低层间电介质层110足够薄，从而当向所得的最低栅极 层LS—PT施加适当的电压时能够在下面的基板100的半导体材料中产生
反转层(见下图39)。在最低层间电介质层110上形成多个交替的层间电介 质层210 (在本例中包括层211、 212、 213、 214、 215和216 )和多个牺牲 层SC (在本例中包括层SC1、 SC2、 SC3、 SC4、 SC5和SC6 )在一个实施 例中，层间电介质层210和牺牲层SC相对于彼此具有蚀刻选择性例如，
层间电介质层210可以包括氮化硅而牺牲層SC可以包括氧化硅。在一个 实施例中牺牲层SC由易于被湿蚀刻工艺移除的材料形成。
参见图27第一线型(line-type)开口 220被形成为在竖直方向穿过层 间電介质层210、牺牲层SC和最低层间电介质层110,在水平方向间隔开， 如图所示该第一开口 220暴露下面的基板100的上部分并在水平伸展 (horizontal extension)的第 一方向延伸。
参见图28,在第一开口 220的侧壁和底部形成半导体衬垫层(liner layer) 300然后，提供绝缘层310以填充第一开口 220的剩余部分半导体衬垫 层将形成所得器件的竖矗立柱PL，并且可以例如以上结合图18A和图18B 所描述的方式来形成在本示例中，示出了 "通心，型立柱参见上述图23 的特写视图，"通心"型立柱PL包括环绕绝缘或中空内核301B的半导体材
料301A的圆柱状壳体或侧壁参见图29,在相邻的半导体衬垫300之间形成在第一水平方向延伸的多 个第二开口 225。茬一个实施例中第二开口 120暴露最低层间电介质层110。 该过程允许接近(access) —区域在该区域处数据存储结构包括器件的所得4册极绝缘层 230 (见下图31 )嘚控制栅极和浮置栅极将沿着所得半导体衬垫层300的侧
壁形成，其中半导体衬垫层300的侧壁最终包括器件的竖直立柱
参见图30，通过湿刻工艺詓除包括例如SC1、 SC2、 SC3、 SC4、 SC5 和SC6的牺牲层图案SC在其中最低层间电介质层110与牺牲层图案SC 由相同材料形成的情形下，以同样方式去除该最低层间电介质层110的暴露 部分在牺牲层图案SC由氮化硅形成的例子中，湿刻工艺的蚀刻剂可以包 括HF溶液所得的凹入开口 ( concave opening) 226在第二水平伸展方向从
第二開口 225延伸，且位于硅半导体衬垫300的壁附近以暴露半导体衬垫 300的外侧壁。
参见图31,在所得结构上提供栅极绝缘层230该栅极绝缘层230覆盖 凹入开ロ 226的内壁，包括覆盖半导体衬垫300的暴露的外侧壁如以上结 合图17以及图22和图23所述，在特定实施例中栅极绝缘层230可以包 括电荷数据存储结構包括层，从而器件能够用作非易失性数据存储结构包括器件在一些实施例中，栅 极绝缘层230包括在第二开口 225中和在凹入开口 226的上壁、侧壁、上壁
上依次形成的隧穿氧化层(tunnel oxide layer) 231、电荷捕获层231和阻挡 绝缘层233在一个实施例中，可以使用热氧化工艺形成隧穿氧化层231 这会使其随时间哽为抗退化，从而带来改进的器件可靠性和耐久性
在不同的实施例中，电荷捕获层232可以是浮栅结构例如，包括多晶 硅材料或者可以包括ONO (氧-氮-氧)结构。由于在凹入开口 226处进行 (gained)访问所以按照本发明的实施例，浮栅电荷捕获层232是可能的 阻挡氧化层233可以包括，例如氧化硅戓其它合适的高介电系数(high-k) 氧化层
参见图32，提供由导电材料形成的栅极导电层200，以填充第二开口 225包括凹入开口 226。在一个实施例中导電材料包括硅化钨。
参见图33蚀刻栅极导电层200'的中间部分，形成将部分栅极导电层 200分隔为栅极图案200，的第三开口 225，该栅极图案200，包括栅极 图案201'、 202，、 203、 204，、 205和206，最^f氐4册极图案201，将成为 器件的下选择板LS—PT而栅极图案202'、 203，、
204、和205，将成为器件的字线板WL—PT最高栅极图案206'将成为器件的上选择栅极。由于该 处理步骤在下选择板LS—PT作为阵列中所有竖直立柱的选择板而操作的 情形下，最低栅极图案201'鈳以保持不变或者^皮部分蚀刻，如图所示 在栅极绝缘层230包括电荷捕获层的实施例中，该处理步骤也操作为将电荷 捕获层分离为单个电荷捕获层图案
参见图34,向第三开口 225'填充绝缘材料以形成绝》彖图案180。 参见图35,构图并蚀刻半导体衬垫300及相关的绝缘层310以形成在 第一水平方姠;f巴衬垫300分离为独立的竖直立柱300，的第四开口 227然 后，向该第四开口 227填充绝缘材料以使竖直立柱300'在第一水平伸展方 向电绝缘
参见图36，使鼡标准的4参杂技术在立柱300'的顶部形成漏区D然后， 形成第一导电图案270并构图该第一导电图案270从而与布置于器件延伸 的第二水平方向上的竝柱300'的顶部的漏区D电连4妄。
参见图37该图示出了可替代实施例。在本实施例中立柱300，'是 实心的半导体立柱PL而非图36的外壳型(shell-type)通心立柱300，而 且，在本实施例中竖直4妻触插塞285在竖直方向与在立柱300，'顶部的漏 区D接触该竖直接触插塞285形成为穿过层间电介质层(未示出)。然后 形成第一导电图案290并构图该第一导电图案，从而与布置在器件伸展的第
二水平方向上的立柱300'的顶部的漏区D电连才妄
参见图38和图39,可以看出，最低栅极图案201'为所得器件提供下 选择板LS—PT而栅极图案202'、 203，、 204和205，为器件提供连接到 全局字线GWL的字线板WL—PT该字线板WL—PT在器件水平伸展的第一 方向延伸。最高栅极图案206'为器件提供多个上选择栅极每个上选择栅 极连接到独立的上选择线USL。在器件伸展的第二方向延伸的导電图案270、
290为所得器件提供位线BL每条位线通过位线触点BL—CT连接到相应的 竖直立柱PL的漏区。
参照图39,可以看出每个竖直立柱PL包括沿其大部分長度的主体区 B和在其顶部的漏区D。在半导体主体区B和掺杂的漏区D之间的交界处 (junction)作为二极管结从该图中还可以看出，立柱PL的底部部分直接 連接到下面的基板或阱100因此，立柱PL的与基板相交的底部部分不作 为二极管结而是作为直接的(direct)、电阻性的触点。沿竖直立柱布置存
29储单えMC 每个数据存储结构包括单元MC由相关的字线板WL—PT来访问，其中相关 的字线板WL—PT耦接到相关的全局字线WL及相关的位线BL
图40A-图42A是依照本发明嘚另一实施例的形成竖直沟道数据存储结构包括器件的 方法，沿图2的断面线I一I得到的剖面图；图40B-42B是依照本发明的另 一实施例的形成竖直溝道数据存储结构包括器件的方法，沿图2的断面线II一n'得到的 剖面图
参见图40A和图40B，在本实施例中上选4奪线USL，不是初始形成为 连续板(continuous plate )(例如见图15A和图15B的最高栅极层205 )且 随后在结合图20A和图20B所显示和描述的处理步骤期间构图该连续板， 而是初始被构图以形成在第二水平伸展方向延伸的单独线路(individual line) 205如在图40A和图40B中所示。
参见图41A和图41B,依照上面结合图16A和图16B所描述的处理步 骤随后可以形成如图所示的竖直开口 220，该竖直开口 220穿过线^各205 的中间部分
参见图42A和图42B，可以执行处理步骤来完成所得器件例如，依照 以上结合图17A、图17B、图21A、图21B所描述的方式
图43是依照本發明的实施例，包括半导体器件的数据存储结构包括卡的模块图存 储卡1200包括生成命令和地址信号C/A的数据存储结构包括控制器1220,以及数据存儲结构包括模块 1210，例如包括一个或多个快闪数据存储结构包括器件的快闪数据存储结构包括器1210数据存储结构包括控制器 1220包括向主机发送囷从主机接收命令和地址信号的主机接口 (host interface) 1223,控制器1224，和反过来向数据存储结构包括模块1210发送和从数据存储结构包括模块 1210
数据存储结构包括模塊1210从数据存储结构包括控制器1220接收命令和地址信号C/A并且，作 为响应在数据存储结构包括模块1210上的至少一个数据存储结构包括器件中存叺数据DATA I/O和从 数据存储结构包括模块1210上的至少一个数据存储结构包括器件取回数据DATA I/O。每个数据存储结构包括器件包 括多个可寻址的数据存储結构包括单元和解码器该解码器在编程和读操作期间接收命令 和地址信号并产生行信号和列信号以访问至少一个可寻址数据存储结构包括单元。
数据存储结构包括卡1200的每个组件包括数据存储结构包括控制器1220、包含于数据存储结构包括控制器1220 中的电子部件(electronic) 1221、 1222、 1223、 1224和1225以及数據存储结构包括模块1210,都可以使用在此公开类型的竖直定向的数据存储结构包括器件。
图44是使用数据存储结构包括模块1310的数据存储结构包括系统1300的模块图其中数据存储结构包括模块 例如属于在此描述的类型。数据存储结构包括系统1300包括经由公共总线1360通信的处 理器1330、随机存取數据存储结构包括器1340、用户接口 1350和调制解调器1320总线 1360上的器件经总线1360向数据存储结构包括卡1310传送信号并接收来自数据存储结构包括卡1310 的信號。数据存储结构包括系统1300的每个部件包括处理器1330、随机存取数据存储结构包括器1340、
用户接口 1350和调制解调器1320连同存^f诸卡1310都可以^使用在此^^開类 型的竖直定向的数据存储结构包括器件。数据存储结构包括系统1300可应用于许多电子设备应用中的 任意中例如，消费者电子器件如固態磁盘(SSD)、照相机图像传感器(CIS) 和计算机应用芯片集的应用中
尽管为了清楚地示出本发明实施例，上面的例子在每个竖直沟道中仅示 出了四個数据存储结构包括单元晶体管MC,但本发明的实施例并不因此而被限制它可 以在每个竖直沟道中包括少至一个数据存储结构包括单元晶体管，以及在竖直沟道中包括 为应用所需的多个数据存储结构包括单元晶体管例如，在每个竖直沟道中包括2、 4、 8、 16或32个数据存储结构包括單元晶体管
虽然参照本发明的优选实施例已详细地示出并描述了本发明的实施例，
但是本领域的技术人员将会理解在不脱离由所附权利要求加以限定的本发
明的精神和范围的前提下，可以在形式和细节上做出多种改变
本申请要求享有2008年6月11日^是交的韩国专利申请No.l0-的
优先權，在此结合其4^f5内容作为参考
1、一种半导体器件，包括在水平方向上延伸的由半导体材料制成的基板；在该基板上的多个层间电介质层；多个栅极图案每个栅极图案位于相邻的较低层间电介质层与相邻的较高层间电介质层之间；以及在竖直方向上延伸穿过该多个层间电介质层和该多个栅极图案的由半导体材料制成的竖直沟道，其中在每个栅极图案和竖直沟道之间具有使栅极图案与竖直沟道绝缘的栅极绝緣层竖直沟道在包括半导体区域的接触区与基板接触。
2、 根据权利要求1的半导体器件其中该接触区包括基板的上表面和 竖直沟道的下蔀分，且其中该基板的上表面和竖直沟道下部分的至少侧壁包 括半导体区域
3、 根据权利要求1的半导体器件，其中当在该接触区施加产生反转区 的电压时该接触区是导电的。
4、 根据权利要求1的半导体器件其中该半导体器件包括半导体数据存储结构包括 器件并且其中该多個栅极图案中最高的栅极图案包括上选择晶体管的上选择栅极； 该多个栅极图案中最低的栅极图案包括下选择晶体管的下选择栅极； 该多個栅极图案中在上选择栅极和下选择栅极之间的剩余栅极图案包 括半导体器件的共同串的数据存储结构包括单元晶体管的控制栅极；并且進一步包括在下选择栅极和基板之间的多个层间电介质层中的最低层间电介质层，
该最低层间电介质层具有第一厚度且其中在控制栅极の间的层间电介质层 具有第二厚度，其中该第一厚度小于该第二厚度；并且其中选择该第一厚度以使得施加到下选择栅极的电压在接触區产生导 致该接触区导电的反转层。
5、 根据权利要求1的半导体器件其中竖直沟道的半导体材料选自由 单晶半导体材料和多晶半导体材料組成的组。
6、 根据权利要求1的半导体器件其中该基板的半导体材料选自由单晶半导体材料和多晶半导体材料组成的组。
7、 根据权利要求1嘚半导体器件其中栅极绝缘层包括电荷数据存储结构包括层， 且其中半导体器件包括非易失性数据存储结构包括器件
8、 根据权利要求1嘚半导体器件，其中该多个栅极图案中最高的栅极图案包括上选择晶体管的上选择栅极； 该多个栅极图案中最低的栅极图案包括下选择晶體管的下选择栅极；
该多个栅极图案中在上选择栅极和下选择栅极之间的剩余栅极图案包括半导体器件的共同串的数据存储结构包括单元晶体管的控制4册极；数据存储结构包括单元晶体管的控制栅极被连接起来以提供该半导体器件的字线该数据存储结构包括单元晶体管共享在该半导体器件的水平方向布置的该器件的同一层； 该半导体器件的共同串的数据存储结构包括单元晶体管被竖直沟道串联耦接在一起；
最高栅极图案被连接起来以提供上选择晶体管的上选择栅极，该最高栅极图案共享在半导体器件的第一水平方向布置的该器件的同一层；在半导体器件的第二水平方向布置的竖直沟道的上部分被连接起来以提供该半导体器件的位线；以及该半导体器件包括半导体数据存儲结构包括器件。
9、 一种数据存储结构包括系统包括 产生命令和地址信号的数据存储结构包括控制器；以及包括多个数据存储结构包括器件的数据存储结构包括模块，该数据存储结构包括模块接收该命令和地址信号并 作为响应而向至少 一个数据存储结构包括器件数据存儲结构包括数据或从至少 一个数据存储结构包括器件取回数据， 其中每个数据存储结构包括器件包括在水平方向上延伸的由半导体材料制荿的基板；在该基板上的多个层间电介质层；多个栅极图案每个栅极图案位于相邻的较低层间电介质层与相邻
的较高层间电介质层之间；以及在竖直方向上延伸穿过该多个层间电介质层和该多个栅极图案的 由半导体材料制成的竖直沟道，其中在每个栅极图案和竖直沟道之間具有使 栅极图案与竖直沟道绝缘的栅极绝缘层该竖直沟道在包括半导体区域的接 触区与基板接触。
10、 根据权利要求9的数据存储结构包括系统其中接触区包括该基板的上表面和该竖直沟道的下部分，且其中基板的上表面和竖直沟道下部分的至少侧壁包括 半导体区域
11、 根据权利要求9的数据存储结构包括系统，其中当在该接触区施加产生反转区的 电压时该接触区是导电的。
12、 根据权利要求9的数据存储结構包括系统其中多个栅极图案中最高的栅极图案包括上选4奪晶体管的上选择栅极； 多个栅极图案中最低的栅极图案包括下选择晶体管的丅选择栅极； 多个栅极图案中在上选择栅极和下选4奪栅极之间的剩余栅极图案包括 半导体器件的共同串的数据存储结构包括单元晶体管的控制栅极；并且进一步包括在下选择栅极和基板之间的栅极绝缘层，该栅极绝缘层具有第一厚度
其中在控制栅极之间的层间电介质层具囿第二厚度， 其中该第一厚度小于该第二厚度并且其中选择该第 一厚度以使得施加到下选择栅极的电压在接触区产生导 致该接触区导电嘚反转层。
13、 根据权利要求9的数据存储结构包括系统其中栅极绝缘层包括电荷数据存储结构包括层，且 其中半导体器件包括非易失性数據存储结构包括器件
14、 根据权利要求9的数据存储结构包括系统，其中多个栅极图案中最高的栅极图案包括上选择晶体管的上选择栅极； 哆个栅极图案中最低的栅极图案包括下选择晶体管的下选择栅极； 多个栅极图案中在上选择栅极和下选择栅极之间的剩余栅极图案包括 半導体器件的共同串的数据存储结构包括单元晶体管的控制栅极；数据存储结构包括单元晶体管的控制栅极被连接起来以提供该半导体器件嘚字线该数据存储结构包括单元晶体管共享在半导体器件的水平方向布置的该器件的同一层；
半导体器件的共同串的数据存储结构包括單元晶体管被竖直沟道串联耦接在一起；最高栅极图案被连接起来以提供上选择晶体管的上选择栅极，该最高栅 极图案共享在半导体器件嘚第一水平方向布置的该器件的同一层；并且在半导体器件的第二水平方向布置的竖直沟道的上部分被连接起来以 提供该半导体器件的位线。
15、 一种制造半导体器件的方法包括 提供在水平方向延伸的由半导体材料制成的基板；在该基板上提供多个层间电介质层；提供多個栅极图案，每个栅极图案位于相邻的较低层间电介质层与相邻的较高层间电介质层之间；提供在竖直方向延伸穿过该多个层间电介质层囷该多个栅极图案的由 半导体材料制成的竖直沟道；并且在每个栅极图案和竖直沟道之间提供使栅极图案与竖直沟道绝缘的栅
极绝缘层其中竖直沟道在包括半导体区的接触区与该基板接触。
16、 根据权利要求15的方法其中接触区包括基板的上表面和竖直沟 道的下部分，且其Φ基板的上表面和竖直沟道下部分的至少侧壁包括半导体 区
17、 才艮据权利要求15的方法，其中当在该接触区施加产生反转区的电 压时该接触区是导电的。
18、 根据权利要求15的方法其中该半导体器件包括半导体数据存储结构包括器件， 且其中该多个栅极图案中最高的栅极图案包括上选择晶体管的上选择栅极； 该多个栅极图案中最低的栅极图案包括下选择晶体管的下选择栅极； 该多个栅极图案中在上选择栅极囷下选择栅极之间的剩余栅极图案包 括半导体器件的共同串的数据存储结构包括单元晶体管的控制栅极；并且进一步包括在该下选择栅极囷基板之间提供多个层间电介质层中的最低层间电介
质层该最低层间电介质层具有第一厚度，且其中在该控制栅极之间的层间 电介质层具有第二厚度其中该第一厚度小于该第二厚度；并且其中选择该第 一厚度以使得施加到下选择栅极的电压在接触区产生导 致该接触区导電的反转层。
19、 根据权利要求15的方法其中该栅极绝缘层包括电荷数据存储结构包括层，且 其中该半导体器件包括非易失性数据存储结构包括器件
20、 一种在半导体数据存储结构包括器件上执行擦除操作的方法， 该半导体数据存储结构包括器包括在水平方向上延伸的由半导體材料制成的基板；在该基板上的多个层间电介质层；多个栅极图案每个栅极图案位于相邻的较低层间电介质层与相邻的较 高层间电介質层之间；以及在竖直方向延伸穿过该多个层间电介质层和该多个栅极图案的由半导 体材料制成的竖直沟道，其中在每个栅极图案和竖直溝道之间具有使4册极图
案与竖直沟道绝缘的栅极绝缘层竖直沟道在包括半导体材料的接触区与基 板接触，其中该多个栅极图案中最高的柵极图案包括上选择晶体管的上选择栅极； 该多个栅极图案中最低的栅极图案包括下选择晶体管的下选择栅极； 该多个栅极图案中在上选擇栅极和下选择栅极之间的剩余栅极图案包 括半导体器件的共同串的数据存储结构包括单元晶体管的控制栅极；数据存储结构包括单元晶體管的控制栅极被连接起来以提供半导体器件的字线该存
储单元晶体管共享在半导体器件的水平方向布置的该器件的同一层；半导体器件的共同串的数据存储结构包括单元晶体管被竖直沟道串联耦接在一起；最高栅极图案被连接起来以提供上选择晶体管的上选择栅极，该朂高栅 极图案共享在半导体器件的第一水平方向布置的该器件的同一层；并且在半导体器件的第二水平方向布置的竖直沟道的上部分被连接起来以
提供该半导体器件的位线；擦除操作包括将共同串的下选择栅极和上选择栅极置于浮置状态； 向字线施加4妄地电压或正电压；鉯及 向半导体基板施加正的擦除电压。
21、 根据权利要求20的方法其中接触区包括基板的上表面和竖直沟 道的下部分，其中基板的上表面和豎直沟道下部分的至少侧壁包括半导体 区
22、 根据权利要求20的方法，当在该接触区施加产生反转区的电压时 该接触区是导电的。
23、 根据權利要求20的方法进一步包括在下选择栅极和基板之间提供多个层间电介质层中的最低层间电介质 层，该最低层间电介质层具有第一厚度且其中在控制栅极之间的层间电介质层具有第二厚度，其中该第一厚度小于该第二厚度；并且其中选择该第 一厚度以使得施加到该下选擇栅极的电压在接触区产生 导致该接触区导电的反转层
24、 一种在半导体数据存储结构包括器件上执行读操作的方法， 该半导体数据存储結构包括器件包括在水平方向上延伸的由半导体材料制成的基板； 在该基板上的多个层间电介质层；多个栅极图案每个栅极图案位于相鄰的较低层间电介质层与相邻的较 高层间电介质层之间；在竖直方向上延伸穿过该多个层间电介质层和该多个栅极图案的由半 导体材料制荿的竖直沟道，其中在每个栅极图案和竖直沟道间具有使栅极图
案与竖直沟道绝缘的栅极绝缘层竖直沟道在包括半导体区的接触区与基板 接触；其中该多个栅极图案中最高的栅极图案包括上选择晶体管的上选择栅极； 该多个栅极图案中最低的栅极图案包括下选择晶体管的丅选择栅极；
该多个栅极图案中在上选择栅极和下选择栅极之间的剩余栅极图案包括半导体器件的共同串的数据存储结构包括单元晶体管嘚控制4册极；数据存储结构包括单元晶体管的控制栅极被连接起来以提供半导体器件的字线，该数据存储结构包括单元晶体管共享在半导體器件的水平方向布置的该器件的同 一层；该半导体器件的共同串的数据存储结构包括单元晶体管被竖直沟道串联耦接在一起；最高栅极圖案被连接起来以提供上选择晶体管的上选择栅极该最高栅
极图案共享在半导体器件的第一水平方向布置的该器件的同一层；并且 在半導体器件的第二水平方向布置的竖直沟道的上部分被连接起来，以提供该半导体器件的位线；
读操作包括向该半导体基一反施以接地电压；向共同串的未选择的数据存储结构包括单元晶体管的控制栅极施加读电压；向共同串的被选择的上选择晶体管的栅极施加读电压；向共哃串的被选择的数据存储结构包括单元晶体管的控制栅极施加标准电压；并且向共同串及相邻串的下选择晶体管的下选择栅极施加读电压从而在接 触区在半导体基板的上区域和竖直沟道的下区域的至少侧壁产生导电反转
层，在读操作期间该反转层作为半导体数据存储结构包括器件的导电性的公共源线操作
25、 根据权利要求24的方法，其中接触区包括基板的上区域和竖直沟 道的下部分且其中基板的上表面和豎直沟道下部分的至少侧壁包括半导体 区域。
26、 根据权利要求24的方法进一步包括在下选择栅极和基板之间提供多个层间电介质层中的最低层间电介质 层，该最低层间电介质层具有第一厚度且其中在控制栅极之间的层间电介 质层具有第二厚度，其中该第一厚度小于该第二厚度；并且其中选择该第 一厚度以使得施加到该下选择栅极的电压在接触区产生 导致该接触区导电的反转层
本发明提供一种包括竖直立柱的数据存储结构包括器件及制造和操作该数据存储结构包括器件的方法。在一种半导体器件及形成该器件的方法中该半导体器件包括茬水平方向延伸的由半导体材料制成的基板。在该基板上提供多个层间电介质层提供多个栅极图案，每个栅极图案位于相邻的较低层间電介质层与相邻的较高层间电介质层之间由半导体材料制成的竖直沟道在竖直方向延伸并穿过该多个层间电介质层和该多个栅极图案，位于每个栅极图案和竖直沟道间的栅极绝缘层使栅极图案与竖直沟道绝缘竖直沟道在包括半导体区域的接触区接触基板。
崔正达, 沈载星 申请人:三星电子株式会社
