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DC综合分频电路的时钟约束问题
主时钟为CLKA为64M，现在要4分频和8分频产生CLKB和CLKC作为另外模块的时钟，请问CLKB、CLKC怎样约束？
create_generated_clock -name CLKB -source [get_ports CLKA] -devide_by 4 [get_pins CLKB]；
create_generated_clock -name CLKC -source [get_ports CLKA] -devide_by 8 [get_pins CLKC]；
get_pins写得不对吧，在做综合之前我不知道触发器的名称啊?
另外CLKC的约束可不可以这样写：
create_generated_clock -name CLKC -source [get_pins CLKB] -devide_by 2 [get_pins CLKC]；2308A-2DCG8
2308A-2DCG8
IC CLOCK MULT ZD 3.3V 16-SOIC; HT SUSA CODE:
制&&&造&&&商：
库&&&&&&&&&&存：
无铅情况/RoHS：
无铅/符合RoHS
标&准&交&期：
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贴数:11&分页:不爽！！！发信人: bighog (不爽！！！), 信区: METech
标&&题: 时钟有多个频率，综合时DC怎么约束
发信站: 水木社区 (Fri Jun&&6 16:52:35 2014), 站内 && PLL出来的时钟，可以2/4/8分频，也可以不分频。
设计方案是，PLL出来的时钟pll_clk驱动一个计数器，该计数器的最大值由分频系数决定。
这样，2/4/8分频就从相同的寄存器输出。最后再用MUX选择分频时钟和PLL输出时钟。 && 有以下疑惑：
1.使用了MUX，那么时钟约束是不是： && creat_generated_clock -name div_clk -divide_by 2 -source pll_clk \ &&&&&&&&&&&&&&&&&&&&&&&& -master_clock pll_clk -add [get_pins MUX/Y] && 这里只用了2分频（-divided_by 2），4分频/8分频的需要考虑吗？ && 2.PLL是可以配置的，pll_clk的时钟频率也存在一个很大的范围，只需要设一个最大值吗？
3.如果MUX的输入是两个完全异步的时钟，是不是也是按照1的设置约束时钟？ && 最主要的疑问就是： &&&&满足最快时钟频率的set_up/hold检查是不是就足够了？ &&&&
-- && ※ 来源:·水木社区 ·[FROM: 124.205.119.*]
阳光天堂@祭奠,黄金一代发信人: jovylin (阳光天堂@祭奠,黄金一代), 信区: METech
标&&题: Re: 时钟有多个频率，综合时DC怎么约束
发信站: 水木社区 (Fri Jun&&6 22:44:48 2014), 站内 &&&& 【 在 bighog (不爽！！！) 的大作中提到: 】
PLL出来的时钟，可以2/4/8分频，也可以不分频。
设计方案是，PLL出来的时钟pll_clk驱动一个计数器，该计数器的最大值由分频系数决定。
这样，2/4/8分频就从相同的寄存器输出。最后再用MUX选择分频时钟和PLL输出时钟。 && 有以下疑惑：
1.使用了MUX，那么时钟约束是不是： && creat_generated_clock -name div_clk -divide_by 2 -source pll_clk \ &&&&&&&&&&&&&&&&&&&&&&&& -master_clock pll_clk -add [get_pins MUX/Y] && 这里只用了2分频（-divided_by 2），4分频/8分频的需要考虑吗？
需要 && 2.PLL是可以配置的，pll_clk的时钟频率也存在一个很大的范围，只需要设一个最大值吗？
3.如果MUX的输入是两个完全异步的时钟，是不是也是按照1的设置约束时钟？
用set_clock_groups来区分，这是最好的也比较严谨。早期也有用set_case_analysis
最主要的疑问就是： &&&&满足最快时钟频率的set_up/hold检查是不是就足够了？
setup一般可以，hold不一定。如果只是logic synthesis倒是没关系，STA不行，clock tree不同频率skew会有差别 &&&&
-- &&&&&& -- && ※ 来源:·水木社区 newsmth.net·[FROM: 222.128.148.*]
Lenovo Thinkpad X301发信人: ThinkpadX301 (Lenovo Thinkpad X301), 信区: METech
标&&题: Re: 时钟有多个频率，综合时DC怎么约束
发信站: 水木社区 (Fri Jun&&6 23:15:50 2014), 站内 && 是的，只要设最高频率就行了。
【 在 bighog 的大作中提到: 】
: PLL出来的时钟，可以2/4/8分频，也可以不分频。
: 设计方案是，PLL出来的时钟pll_clk驱动一个计数器，该计数器的最大值由分频系数决定。
: 这样，2/4/8分频就从相同的寄存器输出。最后再用MUX选择分频时钟和PLL输出时钟。
: ...................
--来自微水木2.1.0
-- && ※ 来源:·水木社区 ·[FROM: 114.86.214.*]
zzzZ...发信人: dighole (zzzZ...), 信区: METech
标&&题: Re: 时钟有多个频率，综合时DC怎么约束
发信站: 水木社区 (Fri Jun&&6 23:42:37 2014), 站内 && 真的吗，没见到谁各种可能频率都STA一遍。 && 【 在 jovylin (阳光天堂@祭奠,黄金一代) 的大作中提到: 】
: PLL出来的时钟，可以2/4/8分频，也可以不分频。
: 设计方案是，PLL出来的时钟pll_clk驱动一个计数器，该计数器的最大值由分频系数决定。
: 这样，2/4/8分频就从相同的寄存器输出。最后再用MUX选择分频时钟和PLL输出时钟。
: ...................
&& -- && ~~ &&&& ※ 来源:·水木社区 newsmth.net·[FROM: 221.221.160.*]
abe发信人: korchagin (abe), 信区: METech
标&&题: Re: 时钟有多个频率，综合时DC怎么约束
发信站: 水木社区 (Sat Jun&&7 12:34:50 2014), 站内 && hold跟时钟频率没关系吧
【 在 jovylin 的大作中提到: 】
: PLL出来的时钟，可以2/4/8分频，也可以不分频。
: 设计方案是，PLL出来的时钟pll_clk驱动一个计数器，该计数器的最大值由分频系数决定。
: 这样，2/4/8分频就从相同的寄存器输出。最后再用MUX选择分频时钟和PLL输出时钟。
: ...................
&& -- && ※ 来源:·水木社区 ·[FROM: 221.11.109.*]
不爽！！！发信人: bighog (不爽！！！), 信区: METech
标&&题: Re: 时钟有多个频率，综合时DC怎么约束
发信站: 水木社区 (Sat Jun&&7 16:55:46 2014), 站内 && 如果需要考虑4分频，8分频，是不是这种多个时钟从一个寄存器输出的设计方案就不好了
还是产生多个时钟，通过多级mux选择更好
这样方便约束时钟 && 【 在 jovylin 的大作中提到: 】
: PLL出来的时钟，可以2/4/8分频，也可以不分频。
: 设计方案是，PLL出来的时钟pll_clk驱动一个计数器，该计数器的最大值由分频系数决定。
: 这样，2/4/8分频就从相同的寄存器输出。最后再用MUX选择分频时钟和PLL输出时钟。
: ...................
&& -- && ※ 来源:·水木社区 ·[FROM: 114.253.101.*]
zzzZ...发信人: dighole (zzzZ...), 信区: METech
标&&题: Re: 时钟有多个频率，综合时DC怎么约束
发信站: 水木社区 (Sat Jun&&7 18:22:51 2014), 站内 && 没有这么干的。实际上只检查MAX频率就好。
【 在 bighog (不爽！！！) 的大作中提到: 】
: 如果需要考虑4分频，8分频，是不是这种多个时钟从一个寄存器输出的设计方案就不好了
: 还是产生多个时钟，通过多级mux选择更好
: 这样方便约束时钟
: ...................
&& -- && ~~ &&&& ※ 来源:·水木社区 newsmth.net·[FROM: 221.221.160.*]
阳光天堂@祭奠,黄金一代发信人: jovylin (阳光天堂@祭奠,黄金一代), 信区: METech
标&&题: Re: 时钟有多个频率，综合时DC怎么约束
发信站: 水木社区 (Sat Jun&&7 21:33:23 2014), 站内 && 其实是一样的，如果只是logic synthesis，倒不必这么复杂，只是
sdc给后端的时候要给
【 在 bighog (不爽！！！) 的大作中提到: 】
: 如果需要考虑4分频，8分频，是不是这种多个时钟从一个寄存器输出的设计方案就不好了
: 还是产生多个时钟，通过多级mux选择更好
: 这样方便约束时钟
: ...................
&& -- && ※ 来源:·水木社区 newsmth.net·[FROM: 221.223.239.*]
不爽！！！发信人: bighog (不爽！！！), 信区: METech
标&&题: Re: 时钟有多个频率，综合时DC怎么约束
发信站: 水木社区 (Sun Jun&&8 00:40:02 2014), 站内 && 可以这么理解吗，
Setup和频率有关，但只要满足max频率就可以满足其他频率
Hold和频率无关，只要满足一个频率就满足其他频率
所以只做max的setup/hold检查就可以了 && 【 在 dighole 的大作中提到: 】
: 没有这么干的。实际上只检查MAX频率就好。
-- && ※ 来源:·水木社区 ·[FROM: 111.201.171.*]
Lenovo Thinkpad X301发信人: ThinkpadX301 (Lenovo Thinkpad X301), 信区: METech
标&&题: Re: 时钟有多个频率，综合时DC怎么约束
发信站: 水木社区 (Sun Jun&&8 09:25:01 2014), 站内 && 是的
【 在 bighog 的大作中提到: 】
: 可以这么理解吗，
: Setup和频率有关，但只要满足max频率就可以满足其他频率
: Hold和频率无关，只要满足一个频率就满足其他频率
: ...................
--来自微水木2.2.1
-- && ※ 来源:·水木社区 ·[FROM: 58.33.108.*]
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