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基于FPGA的象存储控制器原型的硬件设计与实现.pdf 67页
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基于FPGA的象存储控制器原型的硬件设计与实现.pdf
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华 中 科 技 大 学 硕 士 学 位 论 文
研究对象存储控制器的硬件设计，使其高效完成对象级接口的智能化管理和复杂
存储协议的解析，对对象存储系统整体性能提升有重要意义。基于 SoPC(System on
Programmable Chip ，片上可编程系统)技术，在FPGA(Field Programmable Gate Array，
现场可编程门阵列)上实现的对象存储控制器，具有功能配置灵活，调试方便，成本较
低等优点。
采用Cyclone
II 器件实现的对象存储控制器的网络接口，包含处理器模块、内存
模块、Flash
模块等核心组成部分，提供千兆以太网的网络接口和 PCI(Peripheral
Component Interconnect, 周边元件扩展接口)总线的主机接口，还具备电源模块、时钟
模块等以保证系统正常运行。在设计实现PCB(Printed Circuit Board ，印制电路板)时，
从叠层设计、布局、布线、阻抗匹配等多方面解决高达100MHz 的全局时钟带来的信
号完整性问题，并基于IBIS
（I/O Buffer Information Specification）模型进行了信号完
整性分析及仿真。针对各功能模块提出了相应的调试策略，并完成了部分模块的调试
在此基础上提出了基于 Virtex-4
的对象存储控制器系统设计方案，Virtex-4
PowerPC 高性能处理器，可更好地完成对象存储设备相关的控制和管理工作。实现了
丰富的接口设计，包括千兆以太网、光纤通道、SATA(Serial
Technology
Attachment, 串行高级技术附件) 等网络存储接口以及较 PCI
性能更优异的
PCI-X(Peripheral Component Interconnect
eXtended ，并连的PCI 总线)主机接口；提供
多种FPGA 配置方式。使用Cadence 公司的Capture
CIS 工具完成了该系统硬件的原
理图绘制，通过了设计规则检查，生成了网表用作下一步设计工作的交付文件。
关键词： 对象存储控制器，现场可编程门阵列，印制电路板，信号完整性
该项研究受国家重点基础研究 （“973”计划） 资助
华 中 科 技 大 学 硕 士 学 位 论 文
The research on the hardware design of Object-based Storage Controller to make the
intelligent
management
complicate
value to improve the performance of
Object-based Storage
System. With SoPC(System on
Programmable
technology，
of Object-based
Controlle based on FPGA(Field Programmable Gate Array) is cost-effective, convenient to
debug and easy to specify functions.
PCB(Printed
implement ation
part of the Object-based storage controller based on Cyclone II
正在加载中，请稍后...千兆以太网芯片88E1111RGMII模式的驱动；88E1111可工作在10Mb/s,100Mb/；（1000Mb/s），看了官方的DATASHEE；下面就谈谈如何利用时钟的上升和下降沿收发数据；先谈输出端Tx：；Tx端有三个信号，Txd_RGM，Tx_ctrl；Rx端也有三个信号：Rxd_RGM，Rx_ctr；由于一个always模块中不能同时使用时钟的上
千兆以太网芯片88E1111 RGMII模式的驱动
88E1111可工作在10Mb/s,100Mb/s,1000Mb/s下，由于DE2-115开发板在设计的时候只采用了4位数据端口，因此只能采用MII模式（100Mb/s），或者RGMII模式（1000Mb/s），看了官方的DATASHEET后，几乎得到什么，于是就想到了一个办法，就是将官方所给的关于RGMII的例程下到开发板上，然后将88E1111的配置寄存器里面的数据用NIOS II读出来，这样就获得了正确的配置数据，然后就将配置数据用NIOS II配置给芯片，然后就遇到了很奇怪的事情：当我把配置的那几行代码都注释掉以后居然88E1111还可以继续正常运行，后来发现，只要给芯片的硬复位引脚Reset_n一个较长的复位即可，大概10~20ms就可以了。具体如何将芯片通过CONFIG引脚配置成RGMII模式，可以参考DE2-115的原理图。 下面就谈谈如何利用时钟的上升和下降沿收发数据。以下两个图是连接图和时序图。
先谈输出端Tx： Tx端有三个信号，Txd_RGM，Tx_ctrl，Tx_clk，其中Tx_clk是由FPGA提供的125MHz的时钟，Tx_RGM是发送的数据，Tx_ctrl在Tx_clk时钟上升沿发送的是Tx_en，在下降沿发送的是Tx_en和Tx_er的异或值。 Rx端也有三个信号：Rxd_RGM，Rx_ctrl，Rx_clk，其中Rx_clk是由88E1111提供的125MHz的时钟，Rx_RGM表示接收到的数据，Rx_ctrl在Rx_clk的上升沿收到的是Rx_en，在下降沿收到的是Rx_en和Rx_er的异或值。 由于一个always模块中不能同时使用时钟的上升和下降沿，可以调用DDIO模块，当然，也可以不用，下图就是不采用DDIO的一个示意图，这个是用来设计DDR SDRAM的，可以借鉴
module rgmii_io( input Tx_clk, input Rx_clk, output Tx_clk_RGM,
input[7:0] Txd, output [3:0] Txd_RGM, input Tx_en, input Tx_er, output Tx_ctrl,
input[3:0] Rxd_RGM, output reg[7:0] Rxd, input Rx_ctrl, output reg Rx_dv, output reg Rx_er ); assign Tx_clk_RGM = ~Tx_ //****************************************************************************** //Tx control
//****************************************************************************** wire Tx_ reg[3:0] Txd_low,Txd_ reg Tx_en_d1,Tx_err_d1; assign Tx_err=Tx_en^Tx_ assign Txd_RGM = Tx_clk ? Txd_low : Txd_ assign Tx_ctrl = Tx_clk ? Tx_en_d1 : Tx_err_d1;
always@(posedge Tx_clk) begin
Txd_low <= Txd[3:0];
Txd_high <= Txd[7:4];
Tx_en_d1 <= Tx_
Tx_err_d1 <= Tx_ end //****************************************************************************** //Rx control
//****************************************************************************** wire Rx_er_d1; reg[3:0] Rxd_low,Rxd_ reg Rx_dv_d1,Rx_err_d1,Rx_dv_d2,Rx_er_d2; reg[7:0] Rxd_d1; assign Rx_er_d1=Rx_dv_d1^Rx_err_d1; wire Rx_clk_n; assign Rx_clk_n=~Rx_
always@(posedge Rx_clk_n) begin
Rxd_low<=Rxd_RGM;
Rx_dv_d1<=Rx_ end
always@(posedge Rx_clk) begin
Rxd_high<=Rxd_RGM;
Rx_err_d1<=Rx_ end
always@(posedge Rx_clk_n) begin
Rxd_d1<={Rxd_high,Rxd_low};
Rx_dv_d2<=Rx_dv_d1;
Rx_er_d2<=Rx_er_d1; end
always@(posedge Rx_clk) begin
Rxd<=Rxd_d1;
Rx_dv<=Rx_dv_d2;
Rx_er<=Rx_er_d2; end 三亿文库包含各类专业文献、文学作品欣赏、外语学习资料、中学教育、高等教育、应用写作文书、各类资格考试、生活休闲娱乐、千兆以太网芯片88E1111 RGMII模式的驱动49等内容。　
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RGMII and MAC,PHY
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