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基于FPGA的FIR数字滤波器设计的开题报告
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基于FPGA的FIR滤波器设计与实现
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文章研究基于 FPGA、采用分布式算法实现 F IR滤波器的原理和方法 ,用 D SP B uilder设计了 一个 4阶 F IR滤波器 ,并用
Q uartusII进行硬件仿真 ,仿真结果表明设计 F IR滤波器的正确性 。 同时使用 IP Co re开发基于 FPGA 的 F IR数字滤波器 ,利用 现有
的 IP Co re在 FPGA器件上实现滤波器设计
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*详细原因：
基于FPGA的FIR滤波器设计与实现基于FPGA的自适应滤波器的设计与研究
本文的主要工作是针对白适应滤波器的结构和特性,对常用结构适用的范围进行分析,寻求合适的滤波结构并对其进行优化,对这种结构的滤波器算法进行基于FPGA的实现,通过仿真来验证理论分析的正确性和设计的可行性。在非平稳环境下,自适应格型滤波器结构简单,但不能有效的跟踪输入信号的变化,而自适应横向滤波则避免了这种缺陷,它通过输出信号与期望信号之间的误差对滤波器权系数进行调整,进而对输入信号进行实时跟踪,从而达到了较好的滤波效果。因此本文将格型滤波结构和横向滤波结构结合起来,不但可以解决自适应格型结构对信号不能实时跟踪的缺点,而且还可以提高横向滤波结构权系数的收敛速度,从而降低系统设计的复杂度。在本文采用的联合滤波结构中,针对自适应格型结构的节数增加到一定程度后,其反射系数趋近于零的特点,将滤波器后面七节的格型结构用延迟结构代替,不但可以达到相同的滤波器效果,而且节约了部分资源。在进行格型滤波结构实现时,后节的输入相对于前节的输入更加接近于&
(本文共81页)
权威出处：
数字滤波器较模拟滤波器相比,具有信噪比高,过渡带性能好,高可靠性及可扩展性,设计灵活方便的优势,应用范围越来越广。随着专用数字信号处理芯片的发展,数字滤波器的可实现性能以及处理速度得到了极大的提升,FPGA(现场可编程门阵列)作为一种新型数字信号处理芯片,具有数字信号处理速度快、数据并行处理并且利用硬件编程语言直接进行硬件设计等特点,自适应滤波器的FPGA设计以及优化方法,是目前的一个研究热点。本文对自适应滤波器进行Matlab仿真,以对其结构特性以及运算特点进行了解,利用Matlab生成测试信号与FPGA仿真软件Modelsim进行联合设计以及行为仿真,采用Altera公司的Cyclone IV系列芯片EP4CE15F17C8为载体的开发板进行设计仿真,在设计过程中,充分利用FPGA可以并行处理以及快速的数字信号处理的特点进行针对性的结构设计。在此基础上做了以下工作。在充分了解滤波器,自适应横向滤波器,自适应陷波滤波器以及FF...&
(本文共85页)
权威出处：
自适应滤波器在现代数字信号处理领域具有举足轻重的地位，它的抽头权值可以根据随机信号的统计特性进行自适应调整，从而有效地对随机信号进行处理。自适应滤波器在不同领域中的广泛应用可以概括成四大类：系统辨识、逆模型，预测，干扰消除。对于高速实时应用场合，通常需要使用硬件设计实现自适应滤波器。虽然利用硬件实现自适应滤波器比软件实现更加复杂，并且成本很高，但是基于硬件的自适应滤波器的运行速度很快，更容易满足实时性要求，并且可以使用多种方法对其进行优化。本论文主要研究基于FPGA硬件的采用LMS算法和FIR结构的自适应滤波器（简称基于FPGA的LMS自适应FIR滤波器），再通过对LMS算法本身的改进，使用流水线技术或者分布式算法方案来对该自适应滤波器进行优化。本文旨在解决把理论上顺序执行或者串行结构的自适应算法高效地映射到FPGA上的难题。研究成果如下：1.在LMS算法的基本公式中插入一定的延迟量，从而将顺序执行的LMS算法改造成并行执行的D...&
(本文共81页)
权威出处：
本论文以我所承研的ASK改造项目为契机,参加了对靶场光电测控领域话音调度系统的设计,针对通信系统中的回声消除问题进行了研究。通过对自适应滤波算法的研究和分析,选择出适合自适应回声消除的最小均方误差(LMS)算法,并以此作为重点对以LMS算法为基础的其它LMS算法做了详细的研究,提出一种改进的变步长块LMS算法。在对自适应算法的实现方式选择上,没有采用现在比较常用的DSP(DigitalSignal Processor,如TI公司DSP)实现,而是采样Altera公司的FPGA(FiledProgrammable Gate Array),利用FPGA大量的硬件乘法电路,实现更高速,实时的自适应滤波器设计。在FPGA实现自适应滤波器过程中,本文通过DSPBuilder实现了LMS、归一化LMS(NLMS)和解相关归一化LMS(DNLMS)算法。同时为了减少对硬件消耗,在滤波速度不受影响的前提下,采样DSPBuilder和嵌入式软核N...&
(本文共81页)
权威出处：
论文的目的旨在减小在未知环境中的随机噪声和尖峰干扰对惯性再入测量数据的影响,从而达到提高测量精度和速度。由于自适应滤波器的参数可以调整以满足被控制对象的未知和时变的要求,因此,论文采用了一种梯度自适应FIR滤波算法来进行数字滤波。论文完成了滤波算法的原理分析、参数设定以及性能仿真,结果证明存在随机噪声和尖峰干扰的未知环境中,该滤波算法较传统的固定系数滤波器具有更高的滤波性能。论文在FPGA硬件平台上利用VHDL硬件描述语言实现了梯度自适应FIR滤波算法的运算过程,由于惯性再入测量数据要求精度高,动态范围大,论文采用了32位单精度浮点数进行数值运算,并完成了各个功能模块的设计,并进行了编译综合、功能仿真、时序仿真以及硬件实现。结果证明在FPGA硬件平台上实现基于浮点数值的自适应FIR滤波器是合理可行的,计算精度可以达到10-6,满足设计要求,较好地实现了预期的目标。&
(本文共81页)
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对自适应算法的滤波性能的研究一直是数字通信领域研究的一个热点分支。以往学者主要致力于对于自适应算法本身的研究以求改进提升自适应算法的滤波能力，而对物理硬件的高速实现方面问题的研究相对比较少，且主要都是针对LMS算法的硬件实现进行探讨， LMS算法虽然形式结构简单易于高速实现但有着数值算法特性不佳的缺点。而随着3G、4G通信系统时代的到来，通信中对自适应信号处理技术的速率以及其他滤波特性的要求越来越高。因此，研究在滤波性能上比LMS优秀的算法的高速实现有着很大的现实意义。本文以噪声对消为自适应信号处理主要模型，采用比DSP芯片更具处理效率的FPGA为分析与实现平台。在算法的分析与实现部分，首先分析了传统常见的自适应LMS算法与自适应RLS算法的算法特性与计算复杂度；接着分析了复杂度折中但算法指标相对优良的自适应梯度格型联合滤波算法，并就性能与计算复杂度与LMS算法、RLS算法进行对比分析；接下来对适合硬件高速实现的LMS算法与格型...&
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权威出处：
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CNKI手机学问
有学问，才够权威！
xuewen.cnki.net
出版：《中国学术期刊（光盘版）》电子杂志社有限公司
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订购咨询：400-819-9993
传真：010-数字滤波器
基于FPGA的数字滤波器的设计与实现
基于FPGA的数字滤波器的设计与实现
&& 在信息信号处理过程中,如对信号的过滤、检测、预测等,都要使用到滤波器,数字滤波器是数字信号处理中使用最广泛的一种方法,常用的数字滤波器有无限长单位脉冲响应（IIR）滤波器和有限长单位脉冲响应（FIR）滤波器两种[1]。对于应用设计者,由于开发速度和效率的要求很高,短期内不可能全面了解数字滤波器相关的优化技术,需要花费很大的精力才能使设计出的滤波器在速度、资源利用、性能上趋于较优。而采用调试好的IP核需要向Altera公司购买。本文采用了一种基于DSP Builder的FPGA设计方法,以一个低通的16阶FIR滤波器的实现为例,通过生成的滤波器顶层模块文件与A/D模块文件设计,在联星科技的NC-EDA-2000C实验箱上验证了利用该方法设计的数字滤波器电路工作正确可靠,能满足设计要求。
1 FIR滤波器的参数设计
1.1 设计要求
&&&& 数字滤波器实际上是一个采用有限精度算法实现的线性非时变离散系统,它的设计步骤为先根据需要确定其性能指标,设计一个系统函数H（z）逼近所需要的技术指标,最后采用有限精度算法实现。本系统的设计指标为：设计一个16阶的低通FIR滤波器,对模拟信号的采样频率Fs为48KHz,要求信号的截止频率Fc=10.8kHz,输入序列为宽为9位（最宽位为符号位）。
&1.2 FIR滤波器的参数选取
&&& 设计频率选择性数字滤波器时,通常希望能有近似恒定的频响幅度,并尽量减小通带内的相位失真,斜率为整数的线性相位对应于时域中简单的延时,他在频域中可将相位失真降低到最小的程度[2],用Matlab提供的滤波器设计的专门工具箱--FDAtool仿真设计滤波器,满足要求的FIR滤波器幅频特性,如图1所示。
&2 数字滤波器的DSP Builder设计
2.1 DSP Builder介绍
&& DSP Builer是Altera推出的一个数字信号处理（DSP）开发工具,他在Quartus II FPGA设计环境中集成了Mathworks的Matlab和Simulink DSP开发软件[3]。对DSP Builder而言,包括DSP系统的建模,系统级仿真、设计模型向VHDL硬件描述语言代码的转换、RTL（Register Transfer Level,逻辑综合）级功能仿真测试、编译适配和布局布线、时序实时仿真直至对DSP目标器件的编程配置,整个开发流程几乎可以在顶层的开发工具Matlab/Simulink同一环境中完成。
2.2 FIR 滤波器算法模型建立
&&& 根据FIR滤波器原理,可以利用FPGA来实现FIR滤波电路,DSP Builder设计流程的第一步是在Matlab/Simulink中进行设计输入,即Matlab的Simulink环境中建立一个MDL模型文件,用图形方式调用Altera DSP Builder和其他的Simulink库中的图形模块,构成系统级或算法级设计框图（或称Simulink建模）。
2.3 基于DSP Builder的系统级仿真
&&& 输入信号采用频率分别为f1=8KHz和f2=16KHz的两个正弦信号进行叠加,其中的仿真波形如图2所示,从FIR滤波电路的仿真结果看出,输入信号通过滤波器后输出基本上变成单频率的正弦信号,至此完成了模型仿真。
3 基于 FPGA的数字滤波器的实现
3.1 运用Modelsim进行功能仿真
&&&&&& 在DSP Builder中进行的仿真是属于系统验证性质的,是对MDL文件进行的仿真,并没有对生成的VHDL代码进行过仿真。事实上,生成VHDL描述是RTL级的,是针对具体的硬件结构的,这两者之间有可能存在软件理解上的差异,转换后的VHDL代码实现可能与MDL模型描述的情况不完全相符,这就需要针对生成的RTL级VHDL代码进行功能仿真。
&&& 我们利用Modelsim来对生成的VHDL代码进行功能仿真。设置输入输出信号均为模拟形式,出现如图3所示的仿真波形,可以看到这与Simulink里的仿真结果基本一致。即可在Quartus II环境下的硬件设计[4]。
&3.2 在FPGA器件中实现FIR滤波器
&& 用FPGA实现的数字滤波器处理的是数字信号,在实际应用中,首先就要用A/D转化器对模拟信号进行采样与量化。传统的方法多数是用CPU或单片机完成的,缺点是控制周期长,速度慢。而利用同步时序状态机来控制A/D采样是一种既简单可靠,又能显著提高采样周期的行之有效的方法。
&& 在Quartus II环境通过VHDL语言按要求设计该状态机并转换为.bsf文件;打开DSP Builder建立的Quartus II项目文件fir.qpf及fir.vhd并转换为相应的.bsf文件,由此可以得到对应设计的模块,如图4所示,调用这两个模块建立新的顶层原理图文件,在软件环境里通过时序仿真,指定器件管脚、进行编译、最后下载到实验箱的EP1K10TC100-3器件中。
&& 用信号发生器产生所要求的两个不同频率的正弦信号,就可以示波器上看到滤波以后的结果,需要设计不同的滤波电路时,仅修改滤波器模型文件就可以实现。可见在利用FPGA进行数字滤波器的开发时,采用DSP Builder作为设计工具能快捷、可靠地设计实用滤波系统。
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