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问答题简答题什么是组合逻辑电路？什么是时序逻辑电路？
在任何时刻，输出状态只决定于同一时刻各输入状态的组合，而与先前状态无关的逻辑电路称为组合逻辑电路。在任何时刻，......
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组合逻辑电路和时序逻辑电路
组合逻辑电路：
任何时刻电路的输出仅与该时刻电路的输入有关的数字电路被称为组合逻辑电路。组合逻辑电路不含有反馈，不含有记忆单元，仅仅通过将若干门电路按照不同的方
式连接来实现所需的逻辑功能。常见的有加法器、减法器、编码器、解码器、多路选择器等。使用Verilog
HDL描述逻辑电路通常有3种表达方式：assign、always和门原语。
1.使用assign描述组合逻辑电路
用assign描述的部分都是组合逻辑，注意assign只能对wire型变量进行赋值。
2.使用always描述组合逻辑
always既可以用于描述组合逻辑电路，也可以用于描述时序逻辑电路。在描述组合逻辑电路时，always在使用上有以下几个特点：
1）在敏感列表中使用电平敏感事件，不要使用边缘敏感事件。
2）为变量赋值使用阻塞赋值（=），不要使用非阻塞赋值（&=）。
另外，在always块内被赋值的变量必须为reg型变量。
3.使用门原语
如果研究人员要使用门原语描述组合逻辑电路，必须清楚所描述的电路的门级结构。但是使用起来非常繁琐、不方便。
时序逻辑电路：输出不仅和当前的输入有关，还和电路原来的状态有关。包括组合逻辑电路和存储电路两部分。记忆特性是时序逻辑电路的特征，通过存储电路来实现的。
存储单位按照触发方式可以分为电平触发和边沿触发两种，电平触发的称为锁存器，边沿触发的称为触发器。在设计过程中，设计人员可以选择使用锁存器或者触发器，但一般情况下尽量使用触发器，特别是在使用FPGA器件时。
&触发器在使用时要满足两个重要参数：建立时间和保持时间。建立时间是指在时钟沿到来之前，数据至少需要保持稳定不变的时间。保持时间是指在时钟沿到来之后，数据至少需要保持稳定不变的时间。如果不满足这两个参数中的任意一个，则触发器无法被正确置位，因此保证时序逻辑电路内部每个触发器的建立时间和保持时间都能满足要求是保证电路正常工作的前提条件，也是时序逻辑电路设计中的重点和难点。
时序逻辑电路按照其存储单元的动作特点不同，又可以分为同步时序电路
（synchronization）和异步时序电路（asynchronization）。同步时序电路中的所有存储单位的状态变化都受到同一个时钟信号
的控制，因而所有存储单元状态的变化都发生在同一时刻，称这个时钟信号为全局时钟。异步时序电路中不存在全局时钟，因而各个存储单元的状态可以于任意时间
同步时序电路同异步时序电路相比有许多优点。
首先，由于同步时序电路中所有的触发器都在同一个时刻翻转，因而比较容易满足建立时
间和保持时间的要求；异步时序电路则不然，由于各个触发器的翻转时间不定，因而满足每一个触发器的建立时间和保持时间是非常困难的。其次，在同步时序电路
中，由于受到全局时钟的控制，数据以相同的速度通过每一个触发器，不容易发生数据丢失的现象；但是在异步时序电路中，由于缺少全局时钟的控制，数据通过每
一个触发器的速度并不相同，因而经常要添加握手信号来保证数据的完整性，增加了设计的复杂度，同时也降低了数据传输的效率。最后，由于前面两个优点，同步
时序电路通常可以获得比异步电路更高的工作可靠性和工作速度，因而同步时序电路被广泛地应用于各行业。
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各位对此问题有什么看法,欢迎讨论!!求助：组合逻辑和时序逻辑的区别对组合逻辑和逻辑的区别，知道的仅限于书中概念的区别求给个详细的说明，最好能在加个实际例子。 谢谢了一楼:组合逻辑电路是具有一组输出和一组输入的非记忆性逻辑电路，它的基本特点是任何时刻的输出信号状态仅取决于该时刻各个输入信号状态的组合，而与电路在输入信号作用前的状态无关。组合电路不包含存储信号的记忆单元，输出与输入间无反馈通路，信号是单向传输，且存在传输延迟时间。在时序逻辑电路中，任意时刻的输出信号不仅和当时的输入信号有关，而且还与电路原来的状态有关，这是时序逻辑电路在逻辑功能上的特点。因而时序逻辑电路必然包含存储记忆单元电路。二楼:原帖由&shun5042&于
22:36 发表组合逻辑电路是具有一组输出和一组输入的非记忆性逻辑电路，它的基本特点是任何时刻的输出信号状态仅取决于该时刻各个输入信号状态的组合，而与电路在输入信号作用前的状态无关。组合电路不包含存储信号的记忆单元 ...这个好象是莫尔和米勒电路的区别吧三楼:最大的区别就是一个是有时钟控制，一个没有。组合：assign c=a+b;时序always @(posedge clk)c<=a+b;四楼:一个老外说得好：组合逻辑就像是老式的电视频道控制器，你按哪个，就可以看哪个；时序逻辑就像是新式电视遥控器的channel+/-，你按它得到的结果，还取决于你当前看的频道的位置。五楼:我觉得shun5042 说得对阿,是本质六楼:原帖由&friendxing&于
22:44 发表最大的区别就是一个是有时钟控制，一个没有。组合：assign c=a+b;时序always @(posedge clk)c<=a+b;你这个是一个基本的判断方法，是充分条件，我说的是电路的区别实质七楼:同意friendxing 的观点八楼:2楼说的对九楼:原帖由&白雪公仆&于
23:55 发表一个老外说得好：组合逻辑就像是老式的电视频道控制器，你按哪个，就可以看哪个；时序逻辑就像是新式电视遥控器的channel+/-，你按它得到的结果，还取决于你当前看的频道的位置。经典！也同意二楼的说法这些都是我从书上得到的一些东西，想请教下面一个例子，一个两段式的fsm设计always @ (posedge clk or negedge nrst)if (!nrst)CS <= IDLE;& && && && && && && && && && &&&&&－－这个我可以理解用时序逻辑elseCS <=NS;always @ (CS or i1 or i2)beginNS = 3'& && && && && && && && && && && &&&case (CS)IDLE: begin& & IDLE_& &if (~i1) NS = IDLE;& && && && && && && && &－－这个always语句为什么用组合逻辑？ns也跟状态cs有关阿！请高手指点case (CS)& &if (i1 && i2) NS = S1;& &if (i1 && ~i2) NS = ERROR;& & endS1: begin& &S1_& &if (~i2) NS = S1;& &if (i2 && i1) NS = S2;&&if (i2 && (~i1)) NS = ERROR;&&endS2: begin& &S2_& &if (i2) NS = S2;& &if (~i2 && i1) NS = IDLE;& &if (~i2 && (~i1)) NS = ERROR;& &endERROR: beginERROR_& & if (i1) NS = ERROR;& &if (~i1) NS = IDLE;& & endendcaseend十楼:你不要被程序中的第二个always方式吓倒，以为是时序电路，其实always既可以描述时序电路，也可以描述组合电路，这个例子就是通过第二个always产生组合逻辑输出，然后在第一个always中将状态锁存关于组合逻辑和时序逻辑，这个概念可以说既简单又复杂。对于初学者，只要记得一点，组合逻辑没有一个统一的时钟控制，而时序逻辑，则必须在时钟节拍下工作，例如你的程序中，第一个alwyas的敏感量列表中就有时钟，因此是个时序逻辑，第二个always的敏感量就没有时钟，因此是个组合逻辑。原帖由&smartdolphin&于
11:38 发表经典！也同意二楼的说法这些都是我从书上得到的一些东西，想请教下面一个例子，一个两段式的fsm设计always @ (posedge clk or negedge nrst)if (!nrst)CS <= IDLE;& && && && && && && && && && & ...十一楼:增长不少知识.&谢谢各位十二楼:还是2楼说的对，触及本质十三楼:2楼讲的很对，数字电路由组合电路和触发器组成，电路的功能由组合电路完成，触发器是记忆元件
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