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14面体。有两个六边形面，四个正五边形面。和八个异形对称的五边形，现在无法算出面与面的角度，有没有大神帮一下
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这是个纯几何问题，这里需要你详细的描述它们的位置排布
从图片上可以分析出来。这个建筑物是由这个多面体组合在一起实现的&
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这是个纯几何问题，这里需要你详细的描述它们的位置排布
从图片上可以分析出来。这个建筑物是由这个多面体组合在一起实现的
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这个分析起来怕是有些难吧
没有办法，客户就要&
没有办法，客户就要&
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我的纠结症犯了，药，药，切克哟
整整画了一整天，都没画出来，估计得找个会计算的计算出来&
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可以试试看，有这个三种形状的平面图吗？
没有啊，这个难点就在这个地方，有很多变量&
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指的是六边形面和异形对称五边形
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可以试试看六边形面和异形对称五边形
能帮忙画一下吗？我画了一天都没画出来&
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可以试试看，有这个三种形状的平面图吗？
没有啊，这个难点就在这个地方，有很多变量
三种图形的内角，只有正五边形是已知，还有六边形和对称异形五边形的内角是未知，恐怕很难做&
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可以试试看六边形面和异形对称五边形
能帮忙画一下吗？我画了一天都没画出来
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我的纠结症犯了，药，药，切克哟
整整画了一整天，都没画出来，估计得找个会计算的计算出来
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这个分析起来怕是有些难吧
没有办法，客户就要
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这个分析起来怕是有些难吧
没有办法，客户就要
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没有啊，这个难点就在这个地方，有很多变量
三种图形的内角，只有正五边形是已知，还有六边形和对称异形五边形的内角是未知，恐怕很难做
所以只能从那些等长的边上下手了，里面只有三种长度边。&
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三种图形的内角，只有正五边形是已知，还有六边形和对称异形五边形的内角是未知，恐怕很难做 ...
所以只能从那些等长的边上下手了，里面只有三种长度边。
这案例目前三种图形，有两种多边形图的边长和内角都是未知，很难求得准确的图，只能做个视觉上近似的图&
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模型是我自己建的，但不是等边的
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所以只能从那些等长的边上下手了，里面只有三种长度边。
这案例目前三种图形，有两种多边形图的边长和内角都是未知，很难求得准确的图，只能做个视觉上近似的图
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这个是典型的space filling object。google一下Weaire–Phelan structure你就知道怎么做了。
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附上最终model。
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售价: 2 个大洋 &[]
那个大的五边形能做成正五边形吗&
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这个是典型的space filling object。google一下Weaire–Phelan structure你就知道怎么做了。 ...
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附上最终model。
那个大的五边形能做成正五边形吗
这个space filling没有正五边形的面，图片也并不是正五边形。数学上来说不可能达到。&
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那个大的五边形能做成正五边形吗
这个space filling没有正五边形的面，图片也并不是正五边形。数学上来说不可能达到。
这个十四面体只有这种解法吗？还有别的可能吗？&
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这个space filling没有正五边形的面，图片也并不是正五边形。数学上来说不可能达到。 ...
这个十四面体只有这种解法吗？还有别的可能吗？
不知道 这个你得问研究space filling的数学家，你给的这个例子并没有其他解法。具体你可以自己去搜索。&
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这个十四面体只有这种解法吗？还有别的可能吗？
不知道 这个你得问研究space filling的数学家，你给的这个例子并没有其他解法。具体你可以自己去搜索。
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不知道 这个你得问研究space filling的数学家，你给的这个例子并没有其他解法。具体你可以自己去搜索。 ...
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楼主的多面体做的好棒啊
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表示不懂啊
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怎么做出来的好看啊，不懂
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谁知道建模方法啊？
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怎么拼接起来的？
19楼大神给模型了&
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各位大神们！求助啊，我用的三星nand型flash的R/B输出有问
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各位大神们，指导一下吧。
我用FPGA控制一个三星的nand型flash：K9GAG08U0E。
初始状态，我用FPGA给flash的管脚进行配置（FPGA的IO端口是3.3V的）。
CE：0；& & WP：1& &ALE：0& &CLE：0& & WE：1& &&&RE：1& &&&这些引脚对于flash来说，都是输入引脚吧。
然后，我用示波器测量flash R/B的状态，发现一直都是低电平。
开始我以为是WP的电平给的不对，我就尝试了一下给低电平，别的不变， flash R/B的状态还是低电平。
因为程序里，我要判读RB的状态，根据时序图来说，低电平时，我就应该等待，可以，发现我怎么初始化配置，RB都是低电平。这个结果不太对吧？我在不进行什么操作的时候，RB应该是高电平吧？
说明：FLASH的各个引脚直接与FPGA相连的。我用的是ALTERA的EP3C5E144C8N
& && && & R/B引脚，对于flash来说，是输出口，所以我给FPGA配的是input,
& && && & CE,WP,ALE,CLE,WE,RE对于flash来说，是输入口，所以我给FPGA配的是output,
& && && & IO对于flash来说,是双向的端口，所以，我给FPGA配置的是bidri.
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今天下午我又测试了一下，不管管脚怎么配置，这个R/B#都是低电平。无语了，求大侠们帮忙出出招！！！
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F2_nwp外接电阻要拉高的。
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本帖最后由 巴布豆尔 于
14:14 编辑
这个引脚我没有配上拉电阻，但是，给的也是高电平。FPGA的驱动能力，控制这个引脚，应该是没有问题的吧？不过，还是要感谢4楼的大侠。
问题仍未解决啊
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R/B pin是open drain类型，加一个100K上拉电阻。
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我看他们有的人用的一个系列的这个FLASH，R/B上面是也加了一个上拉，我向他们请教的时候，他们说这个上拉加不加都可以，加这个上拉，是为了增加稳定性。之后我也试了一下我的板子，加了上拉电阻，但是，结果还是不对啊。悲催啊~~~~
有没有哪位大侠能指导指导的？
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至少我没有发现什么问题。我在二楼还附上了我的flash那块的原理图。另外，1楼说明的也很详细啊！
求求我我吧，阿门！！！
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你的FPGA给NAND发read id，read等时序看看。
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目前都还没有到那一步呢。看的时序图，在操作过程中，R/B会输出flash的状态，但是，我测得这个引脚始终为低。所以，也不可能有什么有效的操作啊！
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本帖最后由 巴布豆尔 于
21:42 编辑
今天，我又看了一下data sheet，关于这个引脚，是这么描述的：
& && && & 要是不看最后的 RP value guidance,我还明白点，但是，看完RP value guidance，我就糊涂了。很据他的代数式来看，Rp最大也就是400，但是，等式左边来了个（min）,我觉得这有些矛盾啊，是不是这个IL(西格玛)，还能有个负值？？
& && && &另外，根据中间那个图来说，上拉电阻，给个1K~4K之间都可以，连参数都画出来了。
& && && &我现在糊涂了，这个上拉电阻到底给多少合适啊？？？谁能告诉我这个上拉电阻应该怎么计算。
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本帖最后由 aguijie 于
22:34 编辑
测试：找一块空板，不焊FLASH和FPGA，测R/B对地是否短路。
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恩，周一测试一下。
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