工作控制使能端CE和时钟输入端C
时间： 9:37:15
实验一：基于原理图的十进制计数器设计&&&&一、实验目的：&&&&1.熟悉和掌握ISEFoudation软件的使用；2.掌握基于原理图进行FPGA设计开发的全流程；3.理解和掌握“自底向上”的层次化设计方法；4.温习数字电路设计的基础知识。&&&&二、实验原理：&&&&本次实验采用的是七段数码管显示译码器和CD4CE同步十进制计数器组合的电路，实验原理图如下：&&&&本次实验采用七段数码管的字符显示真值表如下：&&&&&&&&CD4CE是同步十进制计数器，输入端有异步清零控制端CLR，工作控制使能端CE和时钟输入端C，输出端有BCD码计数值输出端Q3~Q0，进位输出端TC和输出状态标志CEO，其真值表如下图：&&&&三、实验过程：&&&&1.创建一个新的工程，并为工程新建一个原理图文件，根据实验要求绘制数码管A段LED驱动逻辑电路，并生成原理图模块符号，然后新建一个TestBenchWaveForm文件，进行仿真，查看实验是否符合真值表的内容：&&&&数码管A段LED驱动逻辑电路图&&&&&&&&2.根据步骤1绘制B、C、D、E、F、G段驱动逻辑电路，并生成相应的原理图模块符号，进行仿真，然后再根据实验要求将7个模块进行组合成七段显示译码器原理图：&&&&&&&&3.调用CD4CE计数器符号和上图中的seg7模块绘制十进制计数器原理图，然后进行仿真验证：&&&&&&&&4.执行综合，记录其中关于时钟频率、资源消耗等数据：&&&&5.根据实验指导书经行锁引脚操作，编辑引脚约束文件：&&&&&&&&6.&&&&生成下载配置文件,下载到开发板进行经行验证。&&&&四、实验思考题：&&&&分析并说明本次实验所完成的工程文件结构关系。答：本次实验采用的是自底向上的设计流程，即是先从最底层开始，逐步向上设计，所以本次实验所完成的工程文件的结构关系是一种底层与顶层结构关系。2.如何分析仿真软件运行出的结果？答：观察实验仿真的结果，与实验要求的真值表进行对比，若符合则表示设计方案正确，否则则表示方案设计错误，需要修改设计方案。3.在仿真激励信号的设计上组合电路和时序电路分别关注的重点是什么？为什么？答：组合电路关注当前的输入信号，而时序电路不仅要关注当前的输入信号，还需要关注上一时刻的输出的状态。因为组合电路是逻辑门电路组合而成，不具有记忆功能，而时序是有逻辑门电路与反馈逻辑回路组成，具有记忆功能，所以两者关注的不一样。1.&&&&五、实验感想：&&&&通过本次实验，我熟悉了ISE软件的基本操作，学会了通过绘制原理图进行FPGA设计开发的流程，理解了“自底向上”的层次化设计的方法。在本次实验中我经过了多次的失败和修改才成功，让我对本次实验有了更深层次的认识，这对于我以后的学习将会有很大的帮助。&&&&&&&&豆丁微信公众号
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下载须知 | 常见问题汇总
基于Quartus的多功能数字钟设计
EDA设计（二）基于QUARTUS的多功能数字钟设计院系电光专业通信工程姓名沈丹萍学号指导老师蒋立平时间日2摘要该实验是利用QUARTUSII软件设计一个数字钟，进行试验设计和仿真调试，实现了计时，校时，校分，清零，保持和整点报时等多种基本功能，并下载到SMARTSOPC实验系统中进行调试和验证。此外还添加了显示星期，闹钟设定等附加功能，使得设计的数字钟的功能更加完善。关键字QUARTUS数字钟多功能仿真ABSTRACTTHISEXPERIMENTISTODESIGNADIGITALCLOCKWHICHISBASEDONQUARTUSSOFTWAREANDINWHICHMANYBASICFUNCTIONSLIKETIMECOUNTING,HOURCORRECTING,MINUTECORRECTING,RESET,TIMEHOLDINGANDBELLINGONTHEHOURANDTHENVALIDATEDTHEDESIGNONTHEEXPERIMENTALBOARDINADDITION,ADDITIONALFUNCTIONSLIKEDISPLAYINGANDRESETINGTHEWEEKANDSETTINGALARMMAKETHISDIGITALCLOCKAPERFECTONEKEYWORDSQUARTUSDIGITALCLOCKMULTIFUNCTIONSIMULATE3目录1设计要求42工作原理43各模块说明51分频模块52计时模块73动态显示模块94校分与校时模块105清零模块116保持模块117报时模块124扩展模块131星期模块132闹钟模块135总电路的形成166调试、编程下载187实验中出现问题及解决办法188实验收获与感受189参考文献194一、设计要求1设计一个数字计时器，可以完成5959的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等基本功能。2具体要求如下1能进行正常的时、分、秒计时功能，最大计时显示23小时59分59秒。2分别由六个数码管显示时分秒的计时。3K1是系统的使能开关，K10正常工作，K11时钟保持不变。4K2是系统的清零开关，K20正常工作，K21时钟的分、秒全清零。5在数字钟正常工作时可以对数字钟进行快速校时和校分。K3是系统的校分开关，K30正常工作K31时可以快速校分；K4是系统的校时开关，K40正常工作，K41时可以快速校时。3设计提高部分要求1时钟具有整点报时功能，当时钟计到59’53”时开始报时，在59’53”,59’55”,59’57”时报时频率为512HZ,59’59”时报时频率为1KHZ。2星期显示星期显示功能是在数字钟界面显示星期，到计时到24小时时，星期上显示的数据进一位。3闹表设定通过开关切换显示至闹钟界面，利用闹钟校时和校分开关对闹钟时间进行设定，且不影响数字钟计时。当计时到闹钟设定时间蜂鸣器鸣叫。4仿真与验证用QUARTUS软件对设计电路进行功能仿真，并下载到实验板上对其功能进行验证。二、工作原理数字计时器是由计时电路、译码显示电路、脉冲发生电路和控制电路等几部分组成的，控制电路按要求可由校分校时电路、清零电路和保持电路组成。其中，脉冲发生电路将试验箱提供的48MHZ的频率分成电路所需要的频率；计时电路与动态显示电路相连，将时间与星期显示在七段数码管上，并且驱动蜂鸣器整点报时；校时校分电路对时、分、星期提供快速校时；清零电路作用时，系统的分秒时同时归零；保持电路作用时，系统停止计时并保持时间不变。其原理框图如图所示5三、各模块说明1、分频模块分频模块将实验箱提供的48MHZ的频率分频，得到所需的频率。实验中需要1HZ作为时秒、分、时的时钟信号，2HZ作为校分、校时的时钟信号，512HZ、1000HZ作为报时蜂鸣所需频率信号等。（1）二分频2FP波形图如下6（2）三分频3FP波形图如下（3）十分频10FP7波形图如下4分频器总体电路FPQ其中，24FP可由一个3FP和三个2FP级联而成，1000FP可由三个10FP级联而成。2、计时模块计时电路包括秒，分，时，星期四个模块，依次进位。其中秒和分的模块类似，都是一个模六十计数器，时模块是一个模24计数器，而星期则是一个特殊的模7计数器。设计时采用的是同步计数器，它们所接的时钟信号均为1HZ。（1）秒计时模块8MIAO当秒计时至59秒时由四与非门输出一个低电平将秒个位及秒十位置零，同时变换此低电平为高作为进位信号传递给分个位。波形图如下（2）分计时模块FEN9观察可发现其结构与秒计时模块一致，唯一不同的是由于分清零的条件不仅是分计到59，而且秒也要计到59，故清零信号的输入还要添加秒计时模块的输出。波形图与秒计时模块的相类似。（3）时计时模块SHI时计时模块与秒，分模块类似，只是进位信号要设计在23时置零进位，并且要等到秒与分信号都计到59时它才能进位清零，故清零信号的输入还要添加秒和分计时模块的输出。波形图如下3、动态显示模块此模块是用于数码管的动态显示，在本实验中一共需要7个数码管参与显示（秒2位，分2位，时2位，星期1位），所以计数器74161设计为模7的循环，其输出既作为4片74151的控制端，又作为3－8译码器74138的控制端。因为只有一片BCD译码器7447，所以当计数器到某一个数值时，四片74151同时选取对应位的一个输入组成计时器某一位的BCD编码接入显示译码器7447，与此同时根据计数器的数值，74138译码器也从七个显示管的使能端选择对应位有效，从而在实验箱上显现一个有效数据。扫描的频率为几千赫兹,因10为人眼视觉停留的原因，会感觉七个数码管同时显示。原理图如下XIANSHIYIMA24、校分与校时模块（1）校分模块JIAOFEN当K3为0时，校分模块输出1HZ的脉冲供给分计时模块正常计数；当K3为1时，校分模块输出2HZ的脉冲供给分计时模块校分。其中为了防止拨开关时引发的颤动给校分带来影响，在校分模块中加入了消颤的D触发器。由于校分的时候无论秒计时模块是否计到59，都能进行校分，故秒计时模块的输出要11与开关K3相或才能供给校分模块的使能端。（2）校时模块JIAOSHI当K4为0时，校时模块输出1HZ的脉冲供给时计时模块正常计数；当K4为1时，校时模块输出2HZ的脉冲供给时计时模块校分。其中为了防止拨开关时引发的颤动给校时带来影响，在校时模块中加入了消颤的D触发器。由于校时的时候无论秒和分计时模块是否都计到59，都能进行校时，故秒计时模块的输出要与开关K4相或才能供给校分模块的使能端。5、清零模块通过增加一个开关K2来控制计时电路，开关通过非门直接接在每个74160的清零端，当开关断开时，计时器正常工作，当开关闭合时，计时器清零。K20，RD1；K21，RD0。6、保持模块通过开关K1控制秒的使能信号，当秒停止计时，计时器就“保持”了。K10，ENT1；K11，ENT0。127、报时模块当电路计时到59分53，55，57秒时，分别发出一声较低的蜂鸣声；当计时到59分59秒时，发出一声较高的蜂鸣声。需要在某时刻报时，就将该时刻输出为“1”的信号作为触发信号，选通报时脉冲信号进行报时。设计思路设F是报时函数，F1是低音报时函数，F2是高音报时函数。所有函数为高电平时报时。则有F59’53’’F159’55’’F159’57’’F159’59’’F259’51’’（2’’F14’’F16’’F18’’F2）59’51’’2’’F14’’F18’’F2原理图如下BAOSHI13四、扩展模块1、星期模块星期计时关键是实现一个模七的计时循环，这里利用同步十进制计数器74160来实现。星期的跳变需要秒分计到59并且时计到23，即时的进位输出。原理图如下WEEK2、闹钟模块闹钟模块的设计主要需要解决三个问题，分别是闹钟校分校时的控制，显示模块的复用和闹铃在规定的时间响起。（1）闹钟校分校时的控制以2HZ频率来校分和校时，原理图分别如下CFENJISHI14CSHIJISHI用开关K7控制界面，K3和K4控制校分和校时，原理图如下NAOZHONGJIAOSHI（2）显示模块复用用K7控制选择器的输出，当K70时，输出的是计时器的值，K70时切换至闹钟校分校时界面，原理图如下15NAOBIAO其中，32选16的内部电路如下图显示模块的复用是通过设计一个32选16的选择器实现的。由于K7是闹钟模式控制开关，当K7为0时选择正常计数输出给显示模块，当K7为1时，16选择闹钟校时的输出给显示模块显示。这样做的好处是不需要新增显示模块，节约工作量。（3）闹钟定时响起计时输出与闹钟校分校时结果比较NAOBIAOCOMPBEEP其中，COMP模块内部电路闹钟定时响起的条件是计数时间与设定时间一致，这就需要一个比较器来实现，比较器的输出接蜂鸣器，当输入数据相等时比较结果为高电平，从而驱动蜂鸣器。五、总电路的形成（1）计时器电路17JISHIQI该计时器电路中，不仅包含了秒、分、时电路，同时将校分、校时、保持、清零电路一起连入，形成完整的计时器基本电路。（2）总电路18六、调试、编程下载选择“PROCESSINGSTARTCOMPLICATION”进行全编译，编译通过后要进行管脚分配，选择“ASSIGNMENTS?PINS”，在打开的对话框中的“LOCATION”栏中选择相应的管脚填入，并将未用到的管脚置为三态，最后将程序下载到SMARTSOPC实验系统中运行，检验结果是否正确。七、试验中出现的问题及解决办法本次实验中出现遇到了很多问题，主要原因有的是本身思考问题不全面，导致调试时漏洞百出，还有就是设计方法的问题以及作图时不够细致。以下是设计中出现的一些问题及解决方法1分频模块在设计分频模块的时候，由于没有考虑整体功能实现需要多个不同频率的输出，而只把1HZ作为我们的目标，导致后来用到时又返回去增加输出，导致模块的变动，也给整个工程带来了麻烦。2译码显示问题在检验计时输出时，发现分的个位显示乱码，和同学讨论后才知道原来是输出的四位二进制位的顺序倒了，该软件中数组表示时一般高位在前，
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带使能和清零端的D触发器，Verilog实现，有实验说明文档。-With a clear end to enable and D flip-flop, Verilog implementation, there is experimental documentation.相关搜索：
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74hc74.pdf
74hc74/component/
74hc74/constraint/
74hc74/coreconsole/
74hc74/designer/
74hc74/designer/impl1/
74hc74/designer/impl1/designer.log
74hc74/designer/impl1/d_ff.adb
74hc74/designer/impl1/d_ff.dtf/
74hc74/designer/impl1/d_ff.dtf/verify.log
74hc74/designer/impl1/d_ff.ide_des
74hc74/designer/impl1/d_ff.pdb
74hc74/designer/impl1/d_ff.pdb.depends
74hc74/designer/impl1/d_ff.tcl
74hc74/designer/impl1/d_ff_fp/
74hc74/designer/impl1/d_ff_fp/$$FlashPro_07294.L$$
74hc74/designer/impl1/d_ff_fp/d_ff.log
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