如何测试堆栈芯片？ - 3D IC测试的现在与未来
如何测试堆栈芯片？
测试3D IC意味着透过单点存取堆栈中的每个裸晶。专用的TSV被用于传输芯片之间的测试讯号，而每个裸晶上都具有用于控制测试数据在堆栈内上下传输的硬件结构。为了实现这一点，我们需要一个标准架构支持来自多个供货商的异质芯片。正在制定的IEEE P1838标准正是为此而设。需要指出的是，1838兼容的芯片在设计上并不是「即插即用」型，因为该标准只针对可测试设计（DFT）架构，而非封装、机械和电气互连属性。
测试外部DRAM或堆栈内存
目前，3D和2.5D封装常用于逻辑芯片上或逻辑芯片旁中介层上堆栈外部内存。内存通常是遵循标准协议的DRAM（但现在其它内存类型似乎也逐渐得到支持）。我们开发了一个测试接口，藉由通过其JEDEC标准功能接脚来存取外部Wide I/O DRAM。3D IC内存内建自测试包含了实体接口逻辑（PHY），并且位于逻辑芯片内，紧连着内存控制器，正好位于PHY及其关联的外部内存（图4）之前。
图4：测试外部内存
在封装中使用外部内存的优势在于：可以出于成本或质量的考虑更换来自不同供货商的内存（也称为「第二来源」）。如果第二来源芯片遵循相同的标准，例如Wide I/O，那么它在3D封装中也应该运行良好。内存脚位和操作必须在不同供货商之间保持不变。当然，内存单元的内部实体布局可以有所变化。在这种情况下，即使实体布局未知，您依然可以在内存内建自测试期间使用伪随机数数据（pseudo-random data）算法来检测内存的邻近模式敏感故障（NPSF）。您可以将新的算法加载软可编程内存内建自测试控制器中，以备进行更具针对性测试的需求，而无需修改设计。
总而言之，在充份了解3D测试所面临的挑战后，更能掌握大多数3D IC测试所需的现成解决方案。重点在于：3D IC测试的基础是极高质量的晶圆级测试。我们仍然需要逻辑模块到逻辑模块的测试解决方案，其主要挑战是在使用各自的工作频率下，如何同步裸晶之间的测试。IEEE P1838 标准完成后，将大幅解决这一问题。在3D或2.5D中测试内存，就像测试外部DRAM或Wide I/O内存一样。
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