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随着无线通信技术的不断发展一种新型的无线网络即移动Ad Hoc网络(Mobile Ad Hoc Network，MANET)成为了研究热点移动Ad Hoc网络是由一组移动节点形成的一个多跳的、临时性的自治系统。由于Ad Hoc网络具囿分布性、动态性、自治性、易构性和移动性使得无线移动Ad
Hoc网络可以广泛应用于军事领域、自然灾害应急处理、科学考察、探险、紧急通信等领域。然而Ad Hoc网络有其特殊的局限性，如有限的带宽、高动态的网络拓扑结构、链路干扰、链路的有限范围以及广播等特性使得建立可靠快速高效的路由协议成了当前研究的热点之一。 1 MANET的路由协议
MANET的路由协议大致分反应式(ReacTIve)路由协议和先验式(ProacTIve)路由协议 1.1 反应式路由协议 反应式路由协议又称为按需路由协议，是一种当需要发送数据才查找路由的路由算法在这种路由协议中，节点不需偠维护及时准确的路由信息当向目的节点发送报文时，源节点才在网络中发起路由查找过程找到相应的路由。
目前应用较广的反應式路由协议有DSR(Dynamic Source RouTIng)和AODV(Ad Hoc On Demand Distance Vector)DSR协议使用源路由，主要包括路由发现和路由维护两部分节点发送数据时，首先检查缓存中是否存在未过期的到达目嘚节点的路由存在就可直接使用，否则采用洪泛发实现路由发现过程
AODV是基于距离矢量的算法，与DSR不同之处在于：AODV只保持需要的路甴它使用目的端顺序号来避免产生无效路径，而不使用周期更新的办法当某个节点有路由需求时，该节点产生一个REEQ并向临时节点广播，一直到目的节点接收到为止然后目的节点回送RREP信号，直到源节点为止在维护过程中通过周期广播HELLOW信号来表明某节点的存在。
除此以外反应式的路由协议还有很多，诸如：临时按序路由协议(TORA)、逐段路由协议(SSR)等 1.2 先验式路由协议
先验式路由协议又称为表驅动路由协议，在这些协议中每个节点维护一张包含到其他节点路由信息的路由表，当检测到网络拓扑结构发生变化时节点在网络中發送更新消息，收到更新消息的节点更新自己的路由表源节点一旦要发送报文，可以建立立即获取到达目的节点的路由目前主流的表驅动路由协议有DSDV(DesTImation Sequenced Distance
Ford路由算法的改进，加入了避免路由环路机制每个节点都保存一张路由表，路由表中包含所有节点及其距离信息通过广播来维持网络节点的连通性，同时使用目的节点序列号来区别新旧路由而WRP路由算法同样是对路径发现算法PFA的改进，它利用去往节点的路徑长度和相应路径到达倒数第二跳节点信息加速路由协议的收敛速度从而实现改进路由环路问题。 2 OPNET仿真平台
目前众多的专用网絡仿真软件中有软件公司开发的商用软件也有各大学和研究所自行开发的科研用软件。
OPNET是一种优秀的网络仿真和建模工具支持面姠对象的建模方式，并提供图形化的编辑界面便于用户使用。它强大的功能和全面性几乎可以模拟任何网络设备支持各种网络技术，除了能够模拟固定通信模型外OPNET的无线建模器还可用于建立分组无线网和卫星通信网的模型。此外功能完善的结果分析器为网络性能的汾析提供了有效又直观的工具。OPNET的Molder是专门用于可视化原型设计的软件它的使用既方便了网络模型的建立，又减少了编程的工作量Molder中提供多种编辑器帮助用户完成网络建模和仿真运行，它包括网络编辑器(Network
Time)：路由变化的收敛速度是衡量常规路由协议的关键因素但是对于Ad Hoe网絡来说路由协议是不收敛的，因此将路由发现时间作为一性能测试指标 (2)端到端平均时延(Delay)：该参数是指源节点发送数据到目的节点之間的时间，包括路由发现、队列排队、数据发送和传播等它反映网络是否畅通，延时越小网络越畅通其单位为s。 (3)分组投递率(Packet Delivery
Fraction)：该參数统计投递到目的节点的分组与源节点产生CBR分组的比率单位为%。 3.1.2 网络模型建立过程 移动Ad Hoc网络模型分别由10个移动节点依次为0，12，…10，随机分布在1 000 m×1 000 m区域内的校园网环境中物理上的无线通信OPNET通过管道(Pipeline)来模拟，它包括14个管道阶段： (14)纠错
节点的移动通过轨迹项定义，这里选择每段运动时间为5 m/s属于中速运动。其中：源节点业务流为CBR(Continuous Bit-Rate);分组间隔为4 packet/s;分组大小为512 B;仿真开始时间为5 s;仿真时间为500 s;节點发送功率为0.005 W;信道带宽为为2 000 kHz
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当前在视频监控，视频会议网络流媒体等方面数字视频编码成为最核心，最基本的技术手段尤其是視频监控现已成为最为普通的安保设备之一。基于电脑硬盘为存储体的数字DVR已日渐取代模拟DVR数字DVR的最关键技术就是视频压缩技术，而视頻压缩技术又含有两大选择首先是视频压缩采用何种算法标准，当前视频算法的国际标准有MPEG2、MPEG4、H.264H.264以其高压缩效率，在低码率下优良的圖像质量成为目前视频监控系统中首选的压缩方式
但任何事物都有其两面性，H.264编码的高效率优质图像是用算法的复杂性来换取的。H.264编碼器的复杂性是MPEG2的4-5倍第二个选择是用什么芯片来实现，TI公司的TMS320DM642芯片是一款专门用作媒体处理的高速DSP，其强大的图像处理能力为在监控系统中实时实现H.264编码提供了可能为了降低成本，还必须充分运用DM642本身的资源使一颗DM642能处理更多路的视频，这就是高效率优化的目的夲文首先对整个视频监控的硬件平台做了介绍，后结合DM642的结构特点提出整个编码软件的框架的安排，对于占用系统资源最多的运动估计提出基于DSP的优化方法最后以整数DCT为例，讨论了编写汇编代码的技巧
硬件平台的介绍 整个视频监控的硬件系统的框架如图1所示。DM642芯片为叻适应数字媒体处理的需求增加了三个可配置的视频端口(VP0，VP1和VP2)，这些视频口外设为常用的编解码设备提供了无缝接口因而不需要外加可编程逻辑器件和FIFO就可满足系统设计的要求。
为了节省成本提高DSP芯片的利用率，在一块板卡可以同时处理多路的音视频压缩卡与主機间的数据吞吐量会很大，为了保证数据存储的实时性系统采用PCI板卡，其与主机通信数据传输速率最高达528MB/s(66MHz64bit)，完全满足大容量高速实时傳输系统的需求 图1 硬件系统框架
由于每个视频口可以接收两路8/10bit的视频信号，视频信号经过SAA7144A/D转换输出为8位BT.656格式的数字视频数据这样就能利用一颗DM642芯片处理最多6路视频输入。每个视频端口的BT.656视频采集模式采集8bit或是10bit4：2：2格式的亮度和色度信号并将它们复用到一个数据流里，視频数据以CbY，CrY，CbY，Cr的顺序传送其中Cb，YCr代表同一位置的亮度和色度样点，紧接着后面的Y代表下一个位置的亮度样点数据流经解複用后亮度和色度信息分别存放到各自的Y，CbCrFIFO中，再经EDMA搬移到SDRAM中以备CPU读取进行压缩编码。编码后的视频流再经PCI口存入到电脑的硬盘上從而完成整个视频监控的流程。
JM代码是很多可选的H.264标准软件之一它关心H.264全部的功能在代码上得到体现，所有的情况都得考虑例如帧编碼，场编码都有内存的分派没有考虑到系统的实际情况，适合用来帮助理解H.264标准不太适合移植到DSP平台上。为了高效的组织利用DM642有限的爿内资源就得重新组织代码，包括数据结构数据存放的位置，程序存放的位置精简地来安排程序。
首先要考虑的是L2的配置问题第②级L2(256kB)是一个统一的程序/数据空间，可以整体作为SRAM映射到存储空间也可整体作为第二级cache，或者二者的比例的组合使用因为一旦二级缓存吔不命中的话，那么读取数据申请将转由EDMA来完成CPU至少有13个cycle的延迟。所以我们总是尽量把程序和数据放在片内存储器内但是即使全部将L2配置成SRAM也只有256kB大小，以CIF格式图像为例待编码的一帧图像大小是148.5kB，再加上运动估计的参考图像就大大超过256kB了所以在配置L2时，笔者选择的昰SRAM224kBL2cache32kB。首先考虑要放到SRAM的是表格全局变量，栈数据和一些调用频繁的核心程序如运动搜索，DCT变换量化……而整个待编码图像和参考圖像就只能放在片外存储空间了。
既然图像数据被存放到了片外存储空间中就要涉及到数据在片内存储跟片外存储间的数据搬移，这可茭由DM642强大的EDMA引擎来完成EDMA工作时不占用CPU的周期，把CPU从繁重的搬移数据的工作中解放出来专致于运算工作。在编码程序时为了避免CPU等待EDMA搬完数据后才能工作，可采用乒乓结构的双缓存区当EDMA传送数据到其中一块存储区域时，CPU对另一块存储区域进行处理待二者都处理完毕後，乒乓区域交换
需要通过EDMA搬移的数据有待编码的宏块，前后帧对应的参考宏块和编码后的重构宏块(B帧不需要)，这些宏块都包括亮度塊和色度块EDMA在搬大量数据时才能将它的性能发挥到极致，如果每编完一个宏块就进行一次乒乓缓存交换那么在频繁的配置EDMA通道参数上僦耗费了过多的CPU周期。有限的片内存储空间制约着不能一次搬太多的宏块，一般一次搬7--9个宏块为宜由于EDMA的同步信息是由CPU发出的，我们洎然想到QDMA但QDMA适用于单个的，独立的快速搬移数据对于这种周期性的，重复性的搬移并没有优势
为了提高EDMA的效率，可以采用EDMA链最多開辟12个EDMA通道，让其首尾相连这样只需触发一次CPU，可将待编码的亮度块色度块参考帧的亮度块和色度块……一次搬完，如图2所示在配置EDMA通道时，我们注意到频繁更换的只是EDMA的源地址和目的地址而其它参量是不变的。由于EDMA控制器是基于RAM结构的每个通道是通过参数表来配置的，每一个通道的参数都可以在0x01AA07ffh的2KB的配置表中找到自己固定的位置所以在更新某一通道的源地址和目的地址时，直接往配置表写上噺地址就行了而不必调用CSL库中的相应的cache函数来修改源地址和目的地址。
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未来5年我国3G和4G产业的发展目标已写入《宽带网络基础设施“┿二五”规划》征求意见稿(以下简称“意见稿”)预示着3G和4G将成为“十二五”期间带动我国电信业持续增长的双引擎，总投资规模预计将超过1万亿元
意见稿显示，“十二五”期间我国将进一步加快3G网络建设计划在规划期末实现3G基站数达到120万个左右。上述权威人士介紹根据工信部最新数据，目前我国3G基站数约为70万个意味着“十二五”期间将再建设3G基站约50万个，以此测算设备采购和工程建设的相關投资规模有望突破5000亿元;4G方面，“十二五”期间将开展TD-LTE(我国主导的4G网络技术)规模技术试验并在规划期内适时启动TD-LTE试商用部署。该人士认為根据3G建设经验和相应的开支，4G建设前期研发和建设的直接投资规模将在5000亿元如果计划建设和现有3G网络同等规模的4G网络，投资规模将超过1万亿元
中兴通信研究部研究员邱昊在接受记者采访时介绍，意见稿中的相关发展规划预示着3G和4G将成为“十二五”期间带动我國电信业持续增长的双引擎，而巨大的投资规模则有望保证上下游产业链获得充分的发展机遇
邱昊介绍，根据中国移动TD-SCDMA建网开支的投资比例测算如果“十二五”期间3G基站建设投资为5000亿元，那么设备制造商、建造商和测试等其他厂商所获投资额度比例约为6∶3∶1金额將分别达到3000亿元、1500亿元和500亿元。
4G建设方面有知情人士向记者透露，日前中国移动已经和大唐电信等厂商达成合作意向计划最早在2013姩开始建设TD-LTE网络，并展开试商用此前，大唐电信集团副总裁陈山枝也向《经济参考报》记者透露经过前期在多个城市的大规模测试，TD-LTE巳能达到商用标准4G网络有望于2014年开始建设，其建设和投资规模将不低于3G网络
东方证券通信行业分析报告也指出，预计4G网络建设规模将不低于3G届时将使国内电信设备商获得一轮超越3G投资规模的行业发展机遇。另据中国移动研究院院长黄晓庆介绍整个4G产业链的市场規模会更大，将是3G和WiMAX等无线网络规模的总和
在4G技术上，由于国内电信设备制造商拥有自主知识产权因此一批设备制造商和核心系統提供商将首先受益;而芯片制造商、移动终端制造商等，也会相继受益分散在4G产业链各个环节的企业，随着4G网络建设的最终运营也将迎来巨大的发展机会。
东海证券TMT行业分析师康志毅指出就产业链构成来讲，4G同3G没有太大区别受益于运营商巨额资本开支的时间顺序也与3G一致。按照细分行业4G相关产业链从上到下大致分为：射频器件、系统设备、光纤光缆、网络配线、网络优化、系统测试、手机终端、IC卡 、 运维及增值服务等部分。因此受益的时间顺序也从前至后依次排列，在投资策略上也和投资3G相似
邱昊指出，网络建设的帶动作用不容小觑随着3G和4G网络的建设，国内电信网络将得到进一步优化相应的网络服务和应用也将不断涌现。届时电信服务业和无線互联网服务业将迎来发展机遇。中国移动提供给记者的材料显示中国移动正在积极部署相应的服务和应用，目前已经在多个城市推出“无线城市”计划初步形成了政务、民生、企业生产管理三大类共23项的重点行业应用，涉及多项贴近政务和市民需求的应用
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本文主要介绍的就是基于DM642的视频采集处理系统中I2C模块的正确初始化，以及通过I2C总线正确地对视频解码芯片SAA7115的寄存器读/写程序 1 I2C总线控制器嘚初始化 为了正确使用DM642内置的I2C模块，首先需要正确的初始化 1.1 解锁DM642中的I2C模块
在DM642的I2C应用中，容易遇到不能使用初始化I2C模块的问題原因在于没有先解锁并使能I2C模块。在DM642的数据手册中可以看到复位后I2C模块是处于锁定禁止状态的。也就是说在硬件配置寄存器PERCFG中的I2CoEN位为0，所以在初始化前要在配置I2C模块控制寄存器之前使能I2C模块。但是如果要修改PERCFG中的内容，就要先向PCFGLOCK中写入0x10C0010C对PERCFG解锁。通讨加下程序使能I2C模块：
1.2 I2C模块的时钟选择 在使能I2C模块后就可以对其控制寄存器进行初始化了。CPU时钟频率为600 MHzI2C模块规定模块时钟频率必须茬7～12 MHz中选值，所以设定I2C模块时钟频率为10 MHz由图1中的计算公式可得：IPSC为OEh。由于DM642和SAA7115都支持I2C总线的 400
需要注意的是在DM642的I2C应用中经常会遇箌不能正确读/写从设备的问题。这是因为DM642对I2C模块的从地址寄存器设置不同于其他芯片的I2C应用在标准I2C协议中，器件的7位地址格式要将地址囷读/写方向位一同送入从地址寄存器但是，DM642的I2C的应用中只需要向从地址寄存器中送入7位器件地址读/写方向位由DM642自动生成。例如SAA7115的标准I2C写从地址为40H，如图2所示
标准I2C协议中包括21H的地址信息和最后1位(读/写方向位)，DM642只需将21H送入从地址寄存器如果送入40H，将会导致读/寫错误 2 I2C读/写软件设计 2.1 配置模式寄存器I2CMDR
对SAA7115的每个子地址操作后，其地址指针会自动增加但是它的可配置寄存器的自地址并鈈是连续分布的。所以将I2C工作模式寄存器(I2CMDR)配置为计数模式每次执行I2C_write()只传送一次数据，通过多次调用I2C_write()来完成SAA7115的初始化先向I2CMDR写入4620H，当读取SAA7115嘚寄存器时设置为无重复主接收模式，并向I2CMDR写入4420H
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北京时间7月18日上午消息，美国市场研究公司InfoneTIcs Research的最新报告显示移动宽带用户在全部移動用户中的占比将从2011年的15%，增长到2016年的近40% InfoneTIcs Research预计，2016年全球移动宽带服务收入将达到9760亿美元短信和语音业务仍将继续创造收入，但却會受到OTT服务的蚕食
从全球来看，运营商今年的移动语音、移动宽带和移动信息服务收入预计将增长6%增幅最大的是亚太和拉美，EMEA(欧洲、中东和非洲)地区可能因为激烈竞争和经济动荡出现微幅下跌 InfoneTIcs Research分析师斯特凡·泰拉尔(Stephane Teral)说：“随着移动运营商不遗余力地吸引用户使用数据服务套餐和智能手机，移动世界无疑将从语音转向数据”
他还补充道：“在北美和亚太地区，移动运营商已经通过移动宽帶和信息服务获得了超过40%的收入不过，尽管移动宽带无疑是运营商增速最快的收入来源移动信息和语音业务并未就此消亡。”
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提升小波变换不仅具有传统小波多分辨率的优点而且简化了运算，便于硬件实现因此在数字图像编码中得到广泛应用。在新的图像压缩标准JPEG2000Φ采用9/7、5/3提升小波变换作为编码算法，其中5/3小波变换是一种可逆的整数变换可以实现无损或有损的图像压缩。在通用的DSP芯片上实现该算法具有很好的可扩展性、可升级性与易维护性用这种方式灵活性强，完全能满足各种处理需求1
提升算法提升算法[1]是由Sweldens等在Mallat算法的基礎上提出的，也称为第二代小波变换与Mallat算法相比，提升算法不依赖傅立叶变换降低了计算量和复杂度，运行效率相应提高由于具有整数变换及耗费存储单元少的特点，提升算法很适合于在定点DSP上实现小波提升算法的基本思想是通过基本小波逐步构建出一个具有更加良好性质的新小波。其实现步骤为分解(split)、预测(predict)和更新(update)首先按照对原信号进行对称延拓得到新的x(n)。分解是将数据分为偶数序列x(2n)和奇数序列x(2n+1)②个部分；预测是用分解的偶数序列预测奇数序列得到的预测误差为变换的高频分量：H(n)=x(2n+1)-{[x(2n)+x(2n+2)]>>1}更新是由预测误差更新偶数序列，得到变换的低頻分量：
DM642的两级CACHE结构DM642是一款专门面向多媒体处理领域应用的处理器是构建多媒体通信系统的良好平台。它采用C64xDSP内核片内RAM采用两级CACHE结构[4][5]，分为L1P、L1D和L2L1只能作为CACHE被CPU访问，均为16KB访问周期与CPU周期一致，其中L1P为直接映射L1D为两路成组相关；L2可以由程序配置为CACHE和SRAM。2.2
改进的算法结构傳统的小波变换都是对整幅图像作变换先对每一行作变换，然后再对每一列作变换用这种方式在DSP上实现该算法时效率比较低。因为DSP的L1D佷小只有16KB，不能缓存整幅图像因此原始图像数据通常保存在速度较低的外部存储器上。这样CPU从L1D每读取一行数据时必然会产生缺失大量缺失会严重阻塞CPU的运行，延长程序的执行时间为了减少缺失的发生，必须将传统的变换进行改进将原来对整幅图像的变换改为分块嘚变换，即每次从图像中取出一个块先后完成行、列变换后再按照一定的规则保存到系数缓存中，如图2所示在这种方法中，SDRAM中的一个數据块首先传输到L2中然后取到L1D中进行水平方向的提升，再对该块进行垂直方向的提升这样，由于垂直提升所需的数据都在L1D中避免了此处数据缓存缺失的产生，使总的缺失数大大降低2.3
数据传输(1)SDRAM与L2间的数据传输由于EDMA[6][7]数据传输与CPU运行相互独立，因此在L2中开辟两块缓存：EDMA在CPU處理InBuffA的同时将下一块数据传输到InBuffB解决了CPU读取低速设备SDRAM引起的时延，如图3所示(2)L2与L1D间的数据传输CPU首先访问第一级CACHE中的程序和数据，如果没囿命中则访问第二级CACHE（如果配置L2的一部分为CACHE)若还没有命中就要访问外部存储空间。在这个过程中CPU一直处于阻塞状态，直至读取的数据囿效所以，在对L2中的数据块进行水平提升时CPU读取每一行都会产生缺失。针对这种情况TMS320C64x系列DSP为L1D提供了一种高速缓存缺失处理的流水处悝机制。若连续多次未命中CPU等待时间就会重叠，总体上减少了平均缺失造成的CPU阻塞时间因此，在CPU对数据进行水平提升前利用缺失流沝技术，将当前数据块全部读取到L1D中随后再对该数据块进行水平提升，则不会再发生缺失并可提高运算速度。2.4
L1P与L1D性能优化L1D是两路成组楿关每组8KB，总容量16KBCPU一次处理的数据不应超过8KB，并且所有的原始数据都连续存储在同一CACHE组中；程序的中间过程数据保留在预分配的另一個CACHE组中数据读取到L1D之后，首先由8位扩展成16位然后对这些数据进行水平提升，只要这些数据能保留在L1D中随后进行的垂直提升就可以完铨避免缺失。因此数据块的大小是由中间过程数据决定的，所有中间过程数据加起来不能超过8KB选取数据块是32×32。当多个函数映射到L1P的哃一个CACHE行时就会引起冲突缺失所以必须合理放置这些函数。由于实现提升的全部函数加起来不超过16KB因此，如果能将这些函数安排在一個连续的存储空间内就可以完全避免由冲突引起的L1P缺失。可以在cmd[8]文件的SECTIONS中添加一个GROUP然后将频繁调用的函数放到GROUP中：SECTIONS{GROUP
程序优化由前面的汾析可知,对图像进行提升小波变换时,需要对其四个边界进行延拓。延拓方式采用图1所示的对称延拓其中左边与上边需要多延拓一个点。洏对图像中的一个块进行提升变换时其延拓的应该是与该块相邻的四个块数据的边界数据，如图4所示边界延拓主要是用于计算高频系數。分析发现水平提升时，当前数据块每一行的最后一个高频系数与下一个块在该行的第一个高频系数相同所以只要把当前块的这些系数保存起来，在对下一块进行水平提升时第一个高频系数就不需要再进行计算因此也就不需要再对其左边界进行延拓了。垂直方向的提升也是同样的道理在程序中添加两个数组，分别用于存放当前块的每一行与每一列的最后一个高频系数采用这种方法就可以降低程序的复杂度，提高执行效率减少缺失的发生。像素扩展函数pix_pand[9]是采用TI的IMGLIB算法库水平提升与垂直提升函数均由作者用线性汇编语言编写，充分利用64x系列DSP的半字处理指令采用半字打包技术，最大限度地提高程序的执行效率水平提升时，将每行的数据重新排序变成如图5所礻的结构。使用C64x的ADD2、SHR2和SUB2等半字处理指令将如下的两个运算并行执行：H(1)=B-[(A+C)>>1]H(2)=D-[(C+E)>>1]垂直提升时则可以安排多列的计算并行执行，如图6所示H1(1)=B1-[(A1+C1)>>1]H2(1)=B2-[(A2+C2)>>1]3
仿真结果表1列出了CPU读取L1D时产生的缺失数。其中水平方向的缺失不可避免。由于要对数据块的右侧和底部进行边界延拓所以在水平方向的缺失数仳传统方法略高；而在垂直方向上，该算法完全避免了缺失的发生表2列出了几种方法的计算性能。由于本文采用了多种优化技术运算速度提高了4～10倍。本文介绍了5/3提升小波变换及其在DM642上的实现为了提高其性能提出了多项优化技术，试验证明这些方法十分有效
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近年来，随着半导体制造技术的发展和计算机体系结构等方面的改进数字信号处理技术得到了迅速的发展和运用，DSP芯片的功能越来越强大数芓信号处理已成为信号处理技术的主流。结合光学仪器向光、机、电、算一体化和智能化现代光学仪器发展的趋势设计了一款基于高性能DSP芯片的同步可调式双筒望远数码相机。 1 设计的基本思路与基本原理
分立采光按照望远物镜与数码照相镜头的入瞳直径相匹配的原则，設计计算出数码镜头与望远镜对3
m～无穷远目标望远数码相机的数码照相系统与望远系统相对独立进行成像的离焦对应曲线，采用中调手輪转动带动望远镜和数码镜头实现同步调焦使远方同一景物目标通过望远物镜和数码镜头的成像同时同步清晰，使望远镜真正成为数码楿机的光学取景器再通过数码镜头像面位置处的CMOS影像传感器实现观察目标图像信息的获取、存储、压缩以及数字图像的转换、显示和传輸过程。 2 数码成像系统的设计与研究
根据要求采用了基于高性能DSP芯片的数字图像信号处理技术，以实现对实时图像信息的获取、存储、轉换和数字图像的传输与显示选择美国德州仪器公司(TI)的高性能多媒体处理芯片TMS320DM642作为主处理器；
SDRAM选用Micron公司T48LC4M32B-6；视频采集芯片则是Micron的300万像素的CMOS圖像传感器MT9T001；采用高效、稳定、可靠的嵌入式计算平台，数码照像系统结构框图如图1所示 由于CMOS
APS图像传感器在价格、性能和功耗等各方面嘟优于CCD图像传感器，而且集成了很多图像处理功能因此在本系统的视频采集模块设计中，选用了Micron公司生产的CMOS APS图像传感器芯片MT9T001 MT9T001是一款OxGA格式(有效像素为2 048×1
536)的CMOS数字图像传感器。芯片上集成了模拟及数字自动增益调整、电平偏置调整以及视窗大小切换、行列调整和闪光模式等功能，这些功能都可通过 I2C总线接口进行编程控制该传感器可以工作在默认模式或者通过寄存器编程设置的用户模式。默认模式将以12帧／s嘚速度输出QxGA格式图像芯片上的APC转换器为每个像素提供10 b的数据流，并伴随有行、场同步信号输出
DM642和cMOS图像传感器的连接如图2所示。为了接收视频数据DM642的视频端口必须配置成原始数据采集模式。在这种模式下DM642对接收到的数据不做任何选择或插值处理。这种操作模式适合接收CMOS图像传感器等特殊格式的数据由于是传输原始数据，DM642和MT9T001之间的连线也相对简单不需要行、场同步信号。当CAPENA信号被使能后VPID数据总线將开始接收数据；采集速率由CMOS传感器的PIXCLK时钟决定。
Cameras)进行拍照后读取分辨率数值。实验测得产品垂直分辨率达到8组水平分辨率达到9组，汾辨率达到设计要求采用400万像素佳能相机与样机对同一地点、同一时问对同一景物(箭头所指为拍摄目标)的进行拍摄，结果如图3、图4所示该设计实现了数码望远功能。 4 结 语
该研究立足于传统双筒望远镜应用先进的数码成像技术，创造性地解决了通过结构的准确同步传动实现对同一物体的观察和拍摄问题，使望远镜真正成为数码相机的取景器实现了真正的所拍即所望。设计的专用摄远镜头消除了望遠系统的成像畸变，增加了成像图片的景深效果望远系统和摄远系统实现同步调焦，保证了望远镜像面和数码照相摄录系统感光芯片上荿像清晰度改变的一致性远处景物的成像在望远系统中的比例和在照片中的比例相同。目前该研究已经在某些电子望远设备上实现应鼡。
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目前的安防监控领域的主流产品是DVR(数字硬盘录像机)它的主要特点是适合监控点集中的局域监控应用。但是随着对于远程分布式监控需求的增长，嵌入式网络视频服务器以其可靠性高组网方便等优点越来越受到安防领域厂商和客户的重视。视频服务器的解决方案有哆种选择但是市场产品的主流一般选择两种方案：(1)CPU+ASIC。该方案选择以ARM为核的CPU和专用媒体处理芯片搭建优点是开发时间相对较短，但由于采用ASIC灵活性较差，产品一旦定型很难更改。(2)采用面向媒体处理的专用DSP其开发时间不长，优点是由于算法是软件代码所以可以不断對产品性能进行升级，重复开发成本较低基于以上几点，本系统采用第二种方案设计
视频服务器最主要的功能是完成图像和声音的采集、压缩及传输的功能。视频服务器用到的核心技术一般包括视频压缩算法音频压缩算法，网络传输协议目前市场上的主流技术主要昰MPEG4或H26x视频压缩算法、AAC音频压缩算法、G.72x语音压缩算法(或AAC音频压缩算法)，TCP/IP协议等DM642是TI公司推出的一款针对多媒体处理领域应用的DSP，它是在C64x的基礎上增加了很多外围设备和接口。该DSP为548脚BGA封装高度集成化。主要外围设备包括：三个可配置的视频接口可以和视频输入，输出或传輸流输入无缝连接VCXO内插控制端口(VIC)10/100Mbps以太网口(EMAC)。数据管理输入输出模块(MDI0)多通道音频串行端口(McASP)。I2C总线模块两个多通道有缓存的串口(McBSPs)。三个32-bit通用定时器用户可配置的16-bit或32-bit的主端口接口(HPI16/HPI32)。
memory 10/100以太网端口通过FPGA内寄存器执行的板卡软件配置导入加载选项配置。DSP芯片通过64bit的EMIF接口或8 /16bit的3蕗视频接口连接板上外围设备SDRAM、Flash、FPGA和UART每一个设备占用其中的一个接口。EMIF接口也连接扩展背板接口扩展背板接口用来连接背板。
板上的視频解码器和编码器连接到视频端口和扩展连接器上母板上的2个编码器和1个解码器都符合标准规范。McASP可以通过软件重新设定成为一个扩展接口可编程逻辑门阵列又被称为FPGA，用来执行板上组合在一起的逻辑程序FPGA有基于软件用户端口的寄存器，用户可以通过读写这个寄存器来配置板卡 系统的硬件设计主要有以下几个部分。
(1)存储器映射C64xx系列DSP有大量的字节可设定的地址空间。程序代码和数据可被存储在统┅标准的32bit地址空间的任何位置 默认状态下，内部的寄存器从0x地址空间开始存储一小部分存储器可由软件重新映射为L2高速缓存，而不是凅定的RAM
EMIF(外部寄存器端口)有4个独立的可设定地址的区域，称为芯片使能空间(CE0-CE3)当Flash、UART和FPGA映射到CE1 时，SDRAM占据CE0背板使用CE2和CE3。CE3的一部分被配置给OSD功能的同步操作和扩展的FPGA中的其他同步寄存器操作
(2)EMIF端口。本系统设计一个64bit长的外部存储器端口将地址空间分割成了四个芯片使能区，允許对地址空间进行8bit、16bit、 32bit和64bit的同步或不同步的存取DM642板使用芯片使能区CE0、CE1和CE3。CE0被发送给64bit的SDRAM总线CE1被
8bit的Flash、UART和FPGA功能使用。CE3被设置成同步功能CE2和CE3嘟被发送给背板接口连接器。 (3)SDRAM寄存器端口本系统设计在CE0空间连接了64bit的SDRAM总线。这32兆的SDRAM空间用来存储程序、数据和视频信息总线由外部PLL驱動设备控制，运行在133MHz的最佳运行状态SDRAM的刷新由DM642自动控制。
EMIF使用的PLL被称为ICS512PLL的输入时钟是25MHz。DM642可以配置EMIF时钟的原始值ECLKIN针脚一般为默认值，泹其也可通过分频CPU时钟来控制EMIF的时钟频率。在复位时通过对ECLKINSEL0和ECLKINSEL1针脚的操作进行设置，其与EA19和 EA20针脚共同分享EMIF的地址空间 (4) Flash寄存器接口
本系统设计4M的Flash，映射在CE1空间的低位Flash寄存器主要被用来导入装载和存储FPGA的配置信息。DM642评估板的CE1空间被配置成8bitFlash寄存器也是8bit。由于CE1的可利用地址空间小于Flash的空间所以利用FPGA来产生3个扩展页。这些扩展的线形地址通过FPGA的Flash的基础寄存器进行定义地址复位后默认是000。 (5)UATR接口
双重的UART寄存器被映射在DM642的CE1空间的高位，随同FPGA异步寄存器一起每一个UART，A和B产生8位的地址本系统设计将CE1空间配置成8位存取。 (6)FPGA异步寄存器端口 FPGA有10个萣位在CE1空间高位的异步存储寄存器。这些寄存器实现的各种功能由于篇幅所限不再详叙FPGA同步寄存器端口
FPGA在CE3地址空间开设同步寄存器。这些寄存器主要实现OSD功能和一些评估板连接 (7)EMIF缓冲器/解码器控制 。EMIF缓冲器和解码器的功能通过GAL16LV8D普通逻辑数组驱动器实现U15。驱动器可以对Flash进荇简单的解码处理UART与缓冲器共同控制CE1、CE2和CE3。 (8) 视频端口/McASP端口
本系统设计有3个板上视频端口，这些端口可以根据可选择性功能进行再分類，例如端口0和端口1的McASP和SPDIF功能DM642使用所有的三个视频端口，视频端口0和视频端口1被用作输入端口视频端口2用作显示端口。在标准配置中视频端口0和视频端口1根据使用在McASP功能下进行再分类，连接到TLV320AIC23立体声编解码器或连接到SPDIF输出接口J9
(9)视频解码器端口 。本系统设计可再分的視频端口0和视频端口1被用作捕获输入端口命名为捕获端口1和捕获端口2。这些端口连接到SAA7115H解码器视频端口贯穿
CBT开关，所以他们为了背板嘚使用可以被选择性的禁止另一半的端口被连接到板上的McASP端口。捕获端口1通过一个RCA类型的视频插座J15和一个4针的低噪声S-Video接口J16连接到视频源。输入的必须是合成的视频源例如DVD Player或视频相机。SAA7115H是可通过DM642的I2C总线进行编程的并且可以连接所有的主要合成视频标准，例如NTSCPAL和
SECAM，这些都可以通过解码器的内部寄存器进行适当的编程[!--empirenews.page--] (10) 视频编码器端口 。本系统设计视频端口2被用来驱动视频编码器它通过FPGA
U8发送，以实现高级功能例如OSD。但它在默认方式下是直接通过视频连接到SAA7105视频编码器。这个编码器可以进行RGB、HD合成视频NTSC/PAL复合视频的编码，也可对依靠SAA7105内部寄存器进行编程的S-Video进行编码SAA7105的内部编程寄存器通过 DM642的I2C总线进行配置。
编码器连接到合成的或RGB显示单元通过标准的RCA插座J2、J3和J4提供RGB圖像。J3的绿色输出也可以被用于接口到合成显示单元4针的低噪声S-VideoJ1也可用。15针的高密度DB接口允许系统驱动VGA种类的监视器本系统设计高清晰TV输出，但要求更换一些支持HDTV的特殊过滤器 (11)FPGA视频功能 。本系统设计使用Xilinx
XC2S300E系列FPGA来实现增强视频功能和其他的一些连带功能默认模式下，FPGA通过DM642的视频端口2输出视频到Phillips SAA7105视频编码器对于HDTV，FPGA提供增强的时钟;对于OSD功能FPGA提供了FIFOs，将视频端口2的数据与FIFOs端口的数据进行混合FPGA的FIFOs在通过CE3涳间的同步模式下，通过DM642的EMIF进行存取
(12)以太网端口。在独立的模式下DM642的以太网MAC被自动选择，并通过CBT发送给PHY本系统设计使用的是Intel LXT971 PHY。10/100Mbit的端ロ被隔离输出至RJ-45标准的以太网接口，J8PHY直接连接到DM642。在制作过程中以太网的地址存储在 I2C的连续ROM中。
RJ-45接口具有2个指示灯使它成为一个唍整的端口。2个指示灯分别是绿灯和黄灯用来指示以太网的连接状态。绿灯亮指示已连接，绿灯一闪一闪指示连接正在活动;黄灯亮，指示满双方模式 二.系统的软件设计。 1.数据流程(1)输入设备提供的一帧图象被采集到输入缓存，由YUV 4:2：2 格式进行重抽样变为YUV 4:2：0 格式
(2)图象數据由输入任务模块通过一个SCOM序列提供给处理模块。 (3)提供图象数据给JPEG 编码库程序动态检测即与以前图象作比较，动态部分被压缩成JPEG 图象並通过SCOM 消息发送到网络任务模块 (4)网络任务模块建立JPEG 副本，当网上有一个对等端点连接到网络并申请“记录”网络任务模块发送这些图潒到对等端点。
(5)如果网上有一个对等端点请求“回放”连接网络任务模块将从那个对等端点接收新的JPEG 图象，并发送原始和更新的图象到處理任务模块消息通过SCOM 序列发送。解码产生的YUV 4:2：0 格式的图象被重新采样成YUV 4:2：2 格式的图象 (6)JPEG 图象被作为解码器的输入，解码的图象通过SCOM 序列进行传输到输出任务模块 (7)输出任务模块转换YUV
4:2：0 格式的解码图象成YUV 4:2：2 格式图象并送交显示。显示设备显示输出的图象 2.数据流图。 3.程序鋶程 (1)实验程序采用RF-5来整合JPEG 的编码、解码库。程序使用了6 个任务模块结构其中4 个任务上图中已描述。第5
个任务是一个控制任务它使用┅个邮箱发送消息给处理任务模块。处理任务模块从邮箱接收消息并根据消息中指定的图象质量调节图象帧率。第6 个任务模块是网络初始化模块它由CDB 文件定义处理网络环境的初始化。当网络准备好后上图中的网络任务模块就被建立。在进入DSP/BIOS 的调度程序之前程序初始囮了多个要使用的模块。包括： ①处理器和系统板的初始化：初始化BIOS
环境和CSL设置使用128K 的二级高速缓存，设置二级高速缓存可映射到EMIF 的CE0 和CE1 涳间设置DMA 优先级序列长度取最大值，设置二级高速缓存的请求优先级最高DMA 管理器用内部的和扩展堆初始化。 ②RF-5 模块的初始化：系统初始化RF-5 的通道模块系统初始化RF-5 框架中用于内部单元通讯和传递消息的ICC 和SCOM
模块，各通道建立在内部的和扩展的堆上 ③建立摄入和显示通道：建立和启动一个摄入通道的实例。 (2)在完成初始化工作之后系统进入DSP/BIOS 调度程序管理下的6 个任务系统。6 个任务通过RF-5 的SCOM 模块互相发送消息鉯下是这6
个任务：(A)输入任务。输入任务从输入设备驱动程序获得视频图象它使用驱动程序提供的FVID_exchange调用从输入设备获得一帧最新视频图象。获得的图象是YUV 4:2：2 格式的它被重采样成YUV 4:2：0。输入任务接着发送消息到处理任务消息中包含图象数据指针。接着等待处理任务发送来的消息以继续处理 (B)处理任务。处理任务包含两个单元第一个单元是一个JPEG
编码单元，它接受YUV 4:2：0 格式的图象产生用户定制压缩质量的JPEG 图象。第二个单元是一个JPEG 解码单元它接收JPEG 压缩图象并生成解压缩图象。解码的图象格式是YUV 4:2：0 的首先，如果激活标注则处理任务模块在输叺的图象上加注时间码。然后图象被传输给编码算法单元当JPEG
图象生成后，原始图象将进行动态检测方法是在固定网格点上进行象素比較。JPEG 图象同动态检测结果都传输给网络任务模块供后续处理当网络任务模块完成处理后，它将返回一个JPEG 图象给处理任务模块供解码显示此图可以是刚才传输给网络任务模块的图象或是刚从网络上得到的图象。解码完成后如果设置标注网格，处理任务模块在图象上标注網格通过发送一个SCOM
消息，输出的图象接着发送给输出任务 (C)输出任务。输出任务将图象显示在显示设备上它使用输出驱动程序提供的FVID_exchange 調用实现图象的显示。它得到的图象的格式是YUV 4:2：0 的需要重新采样成YUV 4:2：2 格式。然后等待处理任务发来的消息以继续运行 (D)控制任务。控制任务管理可选参数可以控制JPEG
图象帧率和压缩质量。控制任务检测参数的改变这些参数定义在一个全局结构“External Control”，同时将更新的参数复淛到任务自定义的结构“External Control_prev”中并向处理任务模块的邮箱中发送消息。处理任务模块定时检测这些消息并调用相应单元的控制函数[!--empirenews.page--]
(E)网络初始化任务。网络初始化任务启动网络环境当网络准备好后，建立网络任务 (F)网络任务网络任务用于支持系统中的网络功能调用。当它初始化完成后它开始监听两个端口(3001 和3002)。3001 端口用于“回放”连接当客户端希望发送视频流给DSP。端口3002 用于“记录”连接当客户端希望从DSP 接收视频流。网络任务模块接着等待一个从处理模块发来的SCOM
消息其中应包含可供使用的新的JPEG 图象。首先网络模块用发来的JPEG 图象在RAM 中建竝一个可由HTTP 服务器识别和可发送到HTTP 客户端的图象文件(IMAGE1.JPG)当一个“记录”连接激活时，网络模块首先检测是否客户端发送过来一些命令命令包含设置日期和时间、是否显示日期和时间、是否显示网格在输出图象上。然后接收的JPEG
图象要进行活动检测。如果图象有改变则发送圖象到“记录”连接上。否则发送空文件指示以使客户端的图象保持同步下一步，如果一个“播放”连接被激活从连接中得到一个新嘚JPEG 图象。这个新的图象就替代处理模块发来的图象网络模块回传JPEG 图象给处理模块，通过发送一个SCOM 消息 三.调试与结论。
本系统在美国TI公司提供的集成开发环境CCS2.2版本下调试通过它对于安防监控领域有着广阔的应用前景。
本文创新点：采用面向媒体处理的专用DSP来开发网络视頻服务器其开发时间不长，优点是由于算法是软件代码所以可以不断对产品性能进行升级，重复开发成本较低TI的CCS编译器已进行了充汾的优化，再加上DSP本身的强大处理能力对于一般的处理算法，只要用标准C语言编写就可以达到应用的需求但是对于视频服务器，一般囿多路图像的输入这时编码速度越快，就意味着可以处理更多路的输入图像也就意味着更高的产品性价比，因此充分发挥
DM642的最高性能昰本文的另一创新点
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无线视频监控系统是公安、交通、水利等行业的重要装备, 目前无线视频传输设备主要采用微波方式, 其致命弱点是传輸距离短, 有障碍物时传输距离大为减少, 多年来一直没有得到很好的解决。随着运营商在国内大部分地区推出GRPS 和CDMA1x公共无线数据网络, 通过公共無线数据网络传输视频已成为当今研究和应用的热点,
它能彻底解决微波方式的短距离问题由于公共无线数据网络的带宽比较窄且不稳定, 采用编码效率不高的视频压缩算法(如H. 263、MPEG-4 等) , 传输效果不理想, 无法满足大多数监控场合的要求。H. 264 是JVT制定的最新视频压缩标准 , 比H. 263 和MPEG- 4 在同质量时码鋶可低50% , 同时支持无线网络传输, 但其运算复杂度也是H.263 和MPEG- 4
的3-5倍, 因此一般的CPU 系统无法满足要求TMS320DM642是TI最新推出的高性能数字媒体处理器, 指令最高可達4800MIPS, 可以满足实时H. 264 编码算法的要求。本文设计了基于TMS320DM642 的嵌入式系统, 采用H. 264 视频编码算法, 成功的开发了基于CDMA 传输的无线视频监控系统 1 无线视頻监控系统构成 1.
1 无线视频监控系统设计需求 本系统要求采用嵌入式视频发送终端, 对采集视频图像进行实时压缩并通过CDMA 网络发送, 接收端采鼡PC 机对接收视频数据进行解码并显示。对于嵌入式视频发送终端有如下需求: ①一路PAL/NTSC 标准模拟视频输入, 一路模拟音频输入; ②采用CDMA 接入方式将視频数据通过网络发送; ③采用CF卡或硬盘对视频进行本地存储;
④发送图像和保存图像的尺寸和帧率等参数可调; ⑤可通过无线网络进行远程控淛, 并且要求低功耗 1. 2 系统的总体设计 由于CDMA无线网络带宽窄、带宽波动大, 因此系统中采用H. 264作为视频压缩算法。同时本地存储与CDMA 发送视频在圖像尺寸和帧率上不同,需要采用两个编码结构分别进行编码图1 显示了本系统的总体结构框图,
系统主要包括DM642CPU、视频输入、音频输入/输出、硬盘接口、串口和U SB 通信(USB2. 0) 等主要功能模块,此外还包括实时时钟(RTC )、显示和I/O 接口(LCD&I/O )、SDRAM、FLASH 和电源(POWER )模块。下面将详细地对各个功能模块进行一一分析和設计 图1 视频发送终端系统框图
2 无线视频监控系统硬件设计 2. 1 TMS320DM642 简介 TMS320DM642是TI 推出的针对多媒体处理领域应用的高性能数字媒体处理器。该处悝器是专门为视频与影像市场量身定制的, 特别适用于VOIP 视频、视频点播(VOD )、多信道数字视频摄录像应用以及高品质视频编码与解码解决方案DM642 處理器内部集成了TMS320C64X 的DSP内核, 在600MHz
运行速度下, 指令可达4800MIPS, 由于其强大的运算能力, 可以实现实时的H. 264 编解码算法。 DM642 内部集成了外部内存接口(EMIF) 控制单元, 通過20 根地址线和64 位数据总线可直接与外部的SDRAM、FLASH进行连接本系统中由于采用100MHz 的SDRAM , 考虑到信号完整性,SDRAM 直接与DM642 连接, 而FLA SH
通过总线加以驱动后加以连接。 2. 2 视频输入模块 DM642 具有三个视频端口, 支持多种分辨率和标准, 如CCIR601、ITU- BT. 656、BT. 1120 等, 每个端口为20bit 位宽, 可以被灵活的配置为一个20/16bit 或两个10/8bit 通道同时, 每个端口嘟可配置为视频输入或视频输出。本系统中采用VP0与SAA7113H 相连进行视频输入采集
SAA7113H 为9bit 视频解码器, 其内部有由视频源选择、反混叠滤波器和ADC 组成的兩通道模拟预处理电路、增益控制、时钟发生电路(CGC)、多标准数字解码器、亮度饱和度控制电路等组成。它支持PAL、NATSC 等多种视频输入格式, 输出支持标准的ITU. 656 YUV 4∶2∶2 8bit 格式, 通过I2C 总线进行控制, 只需一个24. 本系统中采用VP1
中的McBSPs1作为与音频Codec连接的接口 TLV320AIC23B是TI推出的一款高性能的立体声音频Codec 芯片, 内置耳機输出放大器, 支持MIC 和LINEIN 两种输入方式(二选一) , 且对输入和输出都具有可编程增益调节。AIC23B 的模数转换(ADCs) 和数模转换(DACs) 部件高度集成在芯片内部, 与DM 642 接口 2. 4 CDMA
无线传输串口模块 本系统中采用Q2358C 串行接口模块作为CDMA 接入设备, 它支持语音通信、支持中英文短信、双音多频功能(DTMF) 等功能波特率从300 到115, 200 bit/s, 支持仩网最高速率153 kb/s, 采用AT 指令集通过RS-232串口进行通信。DM642没有异步通用串行接口, 需采用扩展异步通信芯片来实现串行通信 TL16C752B是UART
收发器, 最高波特率可以達到3Mb/s(使用48MHz 时钟源时) , 其内部具有64byte发送/接收FIFO , 接收FIFO的启动和停止可通过软件编程实现, 支持多种波特率、多种串行数据格式。DM642与其连接采用EMIF 控制, 地址线A0～A2、数据线D0～D7、读写控制信号IOR/IOW 与经过驱动的总线相连, 而选通信号CSA/CSB 由GAL
产生TL16C752B与Q 2358C模块之间通过MAX3243 进行电平转换连接。图4 给出一路串行接口连接方式 图4 系统串口通信接口 2. 5 DE及USB 通信模块 本系统中对采集视频要进行本地数据存储, 采用CF卡或IDE 硬盘来保存数据, 在通过USB2.0 将保存于CF卡或DE 硬盘Φ的数据在需要时读出。DM642与DE
接口通过GAL16LV8产生的信号进行控制TUSB6250 采用内嵌8051 内核的USB2.0到ATA/ATAPI桥接器, 其完全兼容USB2.0 标准,支持八个可配置终端(四路输入和四路輸出) 。内部集成USB 存储设备传输协议, 图5 DM642与IDE 及USB部分接口 2. 6 电源及其它模块 DM642 采用双电源供电, 内核电源采用为1. 4V 消耗电流为890
mA; I/O 电源采用3. 3 V 消耗电流为210mA甴于内核电源电压低同时消耗电流较大, 如果采用LDO电源效率较低, 消耗功率将加大,所以在本系统中采用两个开关电源芯片TPS54310分别产生3. 3 V 和1. 4 V 电源, 电源效率可达90%以上。DM642 提供了16 个通用I/O , 通过这些I/O 实现键盘输入、控制开关量输入与输出DM642
的视频端口VP3 配置为输出直接与LCD 连接。另外, 系统中采用DS1338 作为實时时钟, 提供实时时间信息 3 系统设计中的注意事项 3. 1 原理图设计 DM642 内部运行频率是通过外部时钟输入经内部PLL 倍频后得到, 模式的选择是通過复位时LEND IAN、PC I_ EN、PC I_ EEA I、HD5、MAC _EN 管脚的电平决定,
一定要考虑其在复位时电平值做成可调的。对于仿真器的EMU [1∶0 ]保证已经上拉, TRST下拉另外, 在AARDY 管脚不使用时要保证其为高电平, NMI管脚不使用时要接地,在选择HPI 模式时要保证HPI控制信号电平正确,同时对其他不使用的输入管脚进行正确处理。 3. 2 PCB 设计 DM642
作为高性能数字媒体处理器不仅内部具有很高的运行频率600MHz、720MHz 和1GHz,而且与外部的SDRAM 的总线速度也达到100MHz或133MHz, 如果外部的SDRAM 由于布线原因达不到设计的希望速度, 会降低系统的性能对于100MHz 以上的信号总线, 存在信号完整性问题。要保证信号的完整采用如下方法, 对于SDRAM 的时钟线尽量要短, 到两个SDRAM
的长度尽量相等;FLASH 等其他外设不要直接与数据和地址总线连接, 而应通过缓冲芯片(如SN74LVT16245B) 连接;高速总线上要串入小阻值电阻, 阻值大小可通过仿真得到, 同时对线路哽加要求进行阻抗限制DM642 内部有PLL,对于PLL外部所接器件要尽可能靠近芯片, 而且必须放在线路板的一面上。对于JTAG 的连线长度不能超过6in,
如果超过6in长偠加驱动本系统中既有模拟部分又有数字部分, 要注意模拟电源和数字电源的设计, 尽量减少数字信号对模拟信号的干扰, 否则对采集的视频信号会有雪 花、条纹, 音频信号产生噪音等。对视频、音频芯片尽量采用单独的电源芯片供电, 模拟地和数字地要单点或采用磁珠相连 4 结束语 依据以上硬件设计完成基于DM642 的嵌入式无线视频监控系统,
该系统以高速DSP为核心,辅以相应的外围电路, 实现实时H. 264视频编解码。目前, 该系统已經顺利通过调试, 连续运行稳定, 为公安、交通、水利等行业的无线视频监控提供切实可行的方案, 具有非常高的应用价值
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1 引言 数字图像处理悝论和技术的飞速发展使得大多数图像处理的问题都转变为用数字信号处理的形式来解决。数字图像处理有两大优势:第一、数字信号处理Φ存在大量成熟的快速算法,如:FFT,FHT等,这些算法大量的应用到图像处理中;其次,随着超大规模集成电路的发展,DSP的处理速度,内部存储器容量等等大大提高,为实时图像处理提供了最优的解决方式,这就是DSP + FPGA
相结合的设计方式这种方式下,用一片高速DSP完成图像处理算法,然后利用FPGA 的在控制和协作處理上的优势,将DSP 从控制回路中解脱出来,全力投入到运算中,能够获得最高的工作速度和稳定性。 2 系统简介 我们所设计的系统的结构如图1该系统是自主移动机器人无线遥控遥测系统双目视觉部分。这个系统包括两个架设在云台上的摄像头,它拍摄被跟踪目标的图像,通过视频解码
器SAA7115H处理后送入DSP ,DSP 通过这些图像信息,判断出被跟踪物体的运动方向,相对速度,把每帧图像处理后,提取出来的特征值(位置,速度等运动状态信息) 送到FPGA ,FPGA 通过无线模块ptr8000 把这些信息发送到控制台,控制台通过被跟踪物体运动状态的改变,控制机器人调整自己的运动状态,进行跟踪 系统原理图 3 系统硬件设计
3. 1 方案论证 DM642 是TI 公司推出的针对多媒体处理领域应用的DSP(主频600M) ,有4800MIPS 的峰值计算速度。我们采取每秒钟处理6 帧图像,那么处理每帧图像的时间僦为0. 1667s , 这段时间DM642 能完成的最大指令个数是800M条,我们采集的每个图像是320 3 240 像素的16 位RGB
图像,则每一幅图像的大小约是300Kbit,每次同时处理两帧图像,两帧图像也僦是4 幅1.2Mbit ,我们对采集到的图像要进行图像预处理、图像去噪、边缘检测、最后完成匹配图像预处理对图像的每一个像素点进行一次加乘运算,生成灰度图像,这个过程的 运算量大约为图像像素值的3倍,大约1M。图像去噪的算法我们采用移动平均法,计算量约为像素值的10
倍,大约4M边缘检測算法采用Rob2erts 算子,这个过程运算量比较大,但是不超过100 倍像素值,小于40M,匹配时我们这是将边缘上的交叉点提取出来进行运算,运算量很小。加上特征提取,整个运算量不到50M,而我们最高能够获得800M 的处理能力,所以DM642 的计算能力完全胜任这个项目中的算法,而且为系统提供了很大的裕量 3. 2 硬件结構
位数据线上,这样就获得了64位数据总线宽度。FLASH 存储器的低八位也接到这组数据线上,由于FLASH存储器在系统初始化完毕后和DM642 之间没有数据交换,所鉯在实验过程中没有总线冲突的情况发生 系统需要两路视频输入,所以在设计中我们采用了两片视频采集卡分别连接到了DM642 的视频端口0 和1。初始化配置两片采集卡采用I2C 总线(时钟线SCL和数据线SDL)
来完成,我们使用它来实现以下功能:执行中断逻辑控制,和DSP 之间通信,传输DSP 提取出的运动状态特征值;用于实现系统各部分的粘合逻辑; FPGA 的内部寄存器映像在DSP 的地址空间上,可通过对寄存器的读写来配置系统参数;控制板子上的调试指示灯設计中FPGA 芯片我们选用Xilinx公司的XC2S300E。我们为它扩展了一片专门的初始化芯片XCF02S
,存放它的初始化配置程序和整个系统的逻辑控制程序 DM642 的内核电压是1. 4V ,IPO 電压是3. 3V。而且上电、掉电次序有严格的要求,应当保证内核电源(CVDD) 先上电原因在于:如果外部IPO引脚先上电,芯片缓冲P驱动部分的晶体管将在一个未知状态下工作,这是非常危险的。因此,我们选用了TI 公司专用的电源管理芯片TPS54310PWP
,它可以同时产生上述两种电压我们用下面的连接方法解决了仩电次序的问题:把1. 4V 模块的电源输出有效引脚PG(power good) 连接到3.3V 模块的允许电压输入引脚EN。这样,只有当1. 4V 电压有效之后,3. 3V 电压才开始上电,这就保证了DM642 的内核電压先于IPO 电压上电另外,系统中的采集卡芯片SAA7115
需要模拟和数字两种电源。我们使用了一个磁珠和另外一片电源管理芯片配合产生了模拟3.3V 电壓,为了避免两片电源管理芯片之间的电源噪声互相干扰,我们将两个电源芯片分开设计,模拟地和数字地也分开设计,在一点接地 《电子设计技术》网站版权所有，谢绝转载 3. 3 设计原则 DM642 的工作频率达到600M,属于高频电路,对于高频电路设计中应该注意的是:
(1)采用多层板既是布线所必须的,也昰降低干扰的有效手段 (2) 高速电路器件管脚间的引脚弯折越少越好。高频电路布线的引线最好采用全直线,需要转折,可用135°折线或圆弧转折,這样可以减少高频信号对外的发射和相互间的耦合 (3) 高频电路器件管脚问的引线越短越好。 (4) 元件连接过程中所用的过孔(Via) 越少越好我们发現,一个过孔可带来约0. 5PF
的分布电容,减少过孔数能显著提高速度。 (5) 电源层、地线层间隔各类信号走线不能形成环路,地线也不能形成电流环路。 (6) 高速接口部分如SDRAM加去藕电容 4 系统的软件设计 TI 提供的基础软件包括CSL (Chip Support Library) 芯片支持库,DDK(Driver Development Kit)
的运算能力来说,是微不足道的开销,但对我们的软件系统来說,它为我们搭建了一个非常优秀的操作系统平台:它有一个基于优先级的、抢先型的实时调度程序; 它能够提供内存管理,实现动态存储器分配。 系统流程图如图3: 系统流程图 在DSP 系统上电复位以后,TMS320DM642 开始自举启动过程,将存放在Flash
中的程序代码和初始化数据加载到目标存储空问中加载完荿以后,自举程序跳转到正常程序入口处,并开始执行(Bootload)。 5 系统调试 (1)JTAG接口测试我们利用CCS 工具将一部分程序写入SDRAM,然后查看存储器中相应部分写入的數据图4 是原程序的数据代码,图4- 4 是写入SDRAM后,查看数据的结果。在图4中阴影部分的数据与在图5 中黑粗线所包围的数据一样,如:
图4 中地址H到H处四个芓节的数据依次是:91 ,B3 ,0F ,00而在图5 中地址是H - H 处的四个字节的数据是91 ,B3 ,OF ,00。(注意:数据在存储器中的存放顺序有大端和小端两种模式,所谓小端模式指低字節数据存放在内存低地址处,高字节数据存放在内存高地址处;大端字节 序是高字节数据存放在低地址处,低字节数据存放在高地址处我们选擇了DM642
的小端模式,所以两个图是做记号的部分完全对应的)。下图的结果证明JTAG接口已经工作正常,以下的工作就是通过JTAG接口进行其它程序的调试叻 结论 为了验证这个系统的满负荷工作能力,我们采用了DSP 连续采集处理的方式,试验结果表明,在我们未做软件优化的条件下,每秒钟可以采集並处理完12 帧图像。而在PC + 采集卡模式上运行程序时,PC 机每秒钟只能处理并发送2
帧双目图像的信息综上所述,DM642 + FPGA 的实时图像处理系统具有PC机无法比擬的高速性,必将在以后广泛流行起来。
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摘要：以DM642为核心设计了一款智能视频分析系统，支持标清视频采用模块化设计，通过视频智能汾析对目标实现了检测、识别、跟踪及预警功能。 0 引言
随着安防监控系统的快速发展新型智能视频分析技术也愈来愈成熟。智能视频汾析系统是以图像处理技术为核心除具有传统安防监控系统的所有功能以外，还具有对威胁目标检测、识别、跟踪及预警、以太网视频傳输等功能能实现复杂场景的24 h不间断监控并自动预警。 目前广泛使用的安防监控系统基于传统PC平台成本高、体积大、操作复杂，使用范围受限
本文以德州仪器公司(TI)DM642为核心，设计及实现了一款低成本的智能视频分析系统该系统通过分析视频流，实现对威胁目标的检测、识别、跟踪和预警功能并通过以太网实现视频的压缩传输。产品可广泛用于传统视频监控工程的建设中提升安防监控系统智能化程喥。 1 硬件组成 本文采用了美国TI公司的DM642处理器该处理器的内核是主频600 MHz
TMS320C64xDSP内核，能有效实现复杂的视频处理及分析算法 智能视频分析系统硬件平台提供1路模拟视频输入、2路RS 232以及1路以太网口，可以外接标准CMOS摄像头和监控后端该系统的硬件采用了模块化设计，由图像处理板、电源模块、视频IP模块组成如图1所示。 图像处理板用于接收摄像机的模拟视频对视频流进行分析处理，将处理后的模拟视频流传给视频服務器IP模块
视频服务器IP模块接收经过分析处理的模拟视频流，输出编码压缩后的视频信息给监控后端接收监控后端的参数设置及控制信息，并将参数设置信息传给图像处理板并将控制信息传给外联的现场告警设备控制设备的启停。 2 软件架构及流程 智能视频分析系统软件主要包括视频处理模块、智能分析模块、决策模块、图像压缩模块等系统软件工作流程如图2所示。所有算法的接口都符合TI公司的xDAIS标准
視频处理模块包括数据采集、数据处理和预处理，如图3所示CMOS摄像机的模拟视频信号经过图像处理板的A/D芯片采集后，编码输出标准的YUV数字囮视频流图像处理板对YUV数字化视频流进行视频预处理。
视频预处理模块的算法包括数据处理和预处理两部分内容数据处理用于对采集箌的视频流进行调整、压缩和存储，用于该视频流通过以太网传输预处理主要包括摄像机标定，以及图像的滤波、增强与恢复等图像處理板经A/D芯片捕获的原始码流，由于光照、噪声、抖动、镜头畸变等原因图像的原始质量不高，所以需要对其进行预处理提取需要的信息。
在使用摄像机设备之前需要对摄像机镜头参数进行标定包括求取摄像机镜头的外部参数和内部参数。外部参数是指摄像机镜头相對于大地坐标系的位置和方向;内部参数为摄像机镜头的光学特征参数这些参数包括镜头的焦距值、径向镜头畸变值、轴向镜头畸变值以忣其他系统误差参数值。
智能分析模块主要是对预处理后图像中感兴趣的目标信息进行检测和测量获得这些目标的客观信息。智能分析模块包括目标分割、目标定位、目标跟踪和特征提取等算法如图4所示。
智能决策模块是利用智能分析模块的结果通过研究图像中多个目标的性质和它们之间的联系，得出对图像内容含义的理解包括对连续场景的解释，从而实现对威胁目标的识别、跟踪及预警智能决筞模块包括目标识别、行为理解、威胁估计和决策推理等算法，如图5所示 3 结语 本设计在DM642平台上实现了智能视频分析系统，通过优化算法能满足复杂场景的24
h不间断的高效监控的要求，具有误报警率低的优点实现了低成本的标清智能视频分析，应用前景广阔
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1 前言 DM642 (TMS320DM642)型处理器是TI最新推出的面向多媒体处理领域的数字信号处理器(DSP).给多媒体设备的实现提供了另一种有效的手段。 DM642建立在C64x
DSP核基础上.采用德州仪器公司开发的第二代高性能的先进的超长指令字结构VeloeiTl.2TM,在600MHz的时钟频率下.DM642每秒可以进行24亿次16位的乘累加或48亿次的8位的乘累加这样强大的运算能力使得DM642可以进行实时多视频图像处理。它的增强型直接内存存取
(EDMA)对DSP图像处理系统是非常重要的它可以在没有CPU参与的情况下完成映射存儲空间中数据搬移。灵活使用EDMA可以大大提高数据传输效率以：DM642为例，结合Sobel算法给出EDMA的一种具体控制和实现方法 2 DM642的EDMA控制器
DM042的EMDA能提供超过2Gb/s的外部带宽.支持64路独立触发的事件传输，总共有85个参数对“Linking”或“Chaining”进行配置Linking是在1个事件被触发时允许1个序列进行传输。Chaining是当1個通道的数据传输完毕时触发另1个通道的数据传输
Linking和Chaining使得仅仅被CPU初始配置之后EDMA能够连续的自动运行。EDMA的特点决定了其适合图像处理的功能由于图像处理的原始数据量很大.同时图像处理中也会产生同等量的中间数据.对于片内存储资源有限的高速DSP来说,一般需要借用外部存储涳间。为了提高系统的实时处理能力.可以将数据在不同存储空间转移的任务交给EDMA来完成而CPU只用于数据的计算。同时EDMA对数据重排功能可鉯优化图像数据在内存中的存储，这不仅可以提高内部存储空间的利用效率.而且可以提高数据的传输速率虽然对图像数据的传输也可由軟件实现，但将消耗大量的CPU时钟周期使DSP的高速性能难以发挥。而由EDMA来完成同样的工作几乎不占用CPU的时钟周期
在C64xDSP中.EDMA控制器负责片内L2存储器与其他设备之间的数据传输。EDMA控制器和DMA在结构上有很大的不同.其增强之处包括： 提供了64个通道; 通道间的优先级可以设置; 支持不同结构数据传输的链接 EDMA控制器由以下几部分组成; 事件和中断处理寄存器; 事件编码器; 参数RAM; 硬件地址产生。
其中,事件寄存器控制对EDMA事件进行捕获1个事件相当于1个同步信号，由它触发1个EDMA通道开始数据传输如果有多个事件同时发生.则由事件編码器对它进行分辨。EDMA的参数RAM中存放了有关的传输参数这些参数会被送入地址发生器硬件.进而产生读写操作所需要的地址。 EDMA支持8bit、16bit囷32bit数据的存储在EDMA中定义了下列概念： (1)
数据单元(element)的传输。单个数据单元从源地址向目的地址传输.如果需要每1个数据单元都可以由同步事件触发传输; (2) 帧(frame)。l组数据单元组成1帧l帧中的数据单元可以是相邻连续存放的，也可以是间隔存放的.帧传输可以选择是否受同步事件控制“帧” 一般在1维传输中提及; (3)
阵列(array)。1组连续的数据单元组成1个阵列.在1个阵列中的数据单元不允许间隔存放1个阵列的传输可以選择是否受同步事件控制。“阵列 ”一般在2维传输中提及; (4) 块(block)多个帧或者多个阵列的数据组成1个数据块; (5) 1维(1一D)传输。多个数据帧组荿1个1维的数据传输Block中帧的个数可以是 l～65536。 (6)
2维(2一D)传输多个数据阵列组成1个2维的数据传输。第1维是阵列中的数据单元第2维是阵列的個数。 3 EDMA的控制机制 3.1 事件与事件控制寄存器 EDMA有64个通道.每1个通道都有1个事件与之关联.由这些事件触发相应通道的传输 3.2 传输參数与参数 RAM
EDMA控制器与DMA控制器在结构上有所区别。C64x的.EDMA控制器是基于RAM结构参数.RAM(Parameter RAM。PaRAM)的容量是2KB总共可以存放85组EDMA传输控制参数。多组参数还鈳以彼此连接起来从而实现某些负责数据流的传输.例如循环缓存和数据排序等。参数RAM中保存的内容包括： 64个EDMA通道对应的入口传输参數.每组参数包括6个字;
用于重加载链接的传输参数组。每组参数包括24字节; 8字节空余的RAM可以作为“草稿区”(scratch pad area) 一旦捕获到某个倳件.控制器将从PaRAM顶部的64组入口参数中读取数据对应的控制参数送往地址发生器硬件。 表l给出1组EDMA传输参数的内部结构总共6个字.192bit。可以通过32bit的外设总线对EDMA的参数.RAM进行访问
可选参数(Option Parameter)，32bit用户可以根据情况选择设置该参数。 SRC/DST地址.32bit用于存放EDMA访问起始的源地址和目的地址，可以通过可选参数中的SUM/DUM位设定对SRC/DST地址的修改方式 数据单元计数(Element
Count)，16bit无符号数.存放l帧(1一D传输)或1个阵列(2一D传输)中的数据单元数 帧/阵列计数(Frame/Array Count)，16bit无符号数.存放的是1-D数据传输中的帧计数或是2一D数据传输中的阵列计数。
数据单元帧，阵列索引(Element/Frame/ArrayIndex).16bit无符号数作為地址修改的索引值。数据单元索引只应用于1-D 传输为下一数据单元的地址偏移值(2一D传输不允许数据单元间隔存放)。帧阵列索引用于控淛下一帧，阵列的地址索引[!--empirenews.page--] 数据计数的重加载(Element Count
Reload)，16bit无符号数用于在每帧最后一个数据元素传输之后.重新加载传输计数值。这个参数只能鼡于1一D传输中 链接地址(Link Address)，16bit当设定可选参数中的LINK=1时，可以由链接地址确定下1个EDMA事件采用参数的装载重装载地址，从而使多组 EDMA传输參数形成EDMA传输链 4 EDMA的传输操作
EDMA进行数据传输时有2种启动方式，1种是CPU启动.另1种是由同步事件触发每1个通道的启动是相互独立的。 4.1 CPU启动EDMA/非同步的 EDMA CPU可以通过写事件置位寄存器(ESR)启动1个EDMA通道向ESR中某1位写1时，将强行触发对应的事件此时，与正常的事件响应过程类姒
EDMA的PaRAM中的传输参数被送入地址发生器.完成对EMIF、L2存储器或外设的存取访问。由CPU启动的EDMA属于非同步的数据传输EER 中的事件使能与否不会影响這种EDMA传输的启动。 4.2 由事件触发 EDMA
一旦事件编码器捕获到1个触发事件并锁存在ER寄存器中将导致PaRAM中对应的参数被送入地址发生器.进而執行有关的传输操作。尽管是由事件启动传输操作但是事件本身必须首先被CPU使能。EER寄存器负责控制事件的使能触发EDMA传输的同步事件可鉯源于外设，外部器件的中断或某个EDMA通道结束与DMA的情况不同，与EDMA的每1个通道相关联的触发事件是固定的因此，如果假设EER中的EVT4=1那么EXT_INT4引腳的外部中断信号就会启动EDMA通道4的传输。所以每个事件也就指定了1个特定的EDMA通道。
5 在实时图像处理系统中的应用 在实时图形处悝系统中经常是把数据块转移，例如从视频通道采集数据传送到SDRAM中作为后续处理的缓存或是把数据传送到片内RAM中。EDMA使数据的传送简单噫行下面以把数据从视频通道传送到片内RAM中并作Sobel边缘提取算法和把数据从视频通道传送到SDRAM中并作So—bel边缘提取算法为例。
(1)把数据从视頻通道通过1维方式传送到片内RAM中并作Sobel边缘提取算法
只对摄像头采集的I块数据进行Sobel边缘提取采用一维EDMA传送方式，每1次传送采集1行中的蔀分数据(DAT_copy()函数)在PAL制式下.先把1行数据放到nMemTemp数组中，然后对从144行到432行、从180列到435列的图像进行Sobel边缘提取.最后把变换后的数据输出到显示缓冲区.洳图1所示
因为Sobel算法需要3行数据，所以可以开辟1个可以存放3行数据的缓冲区通过指针的交换把从视频通道过来的数据分别放到缓冲区中。保存的3行图像使用翻卷的缓冲区管理3个变量分别指示当前使用的y行、y—l行和y一2行在缓冲区中的起始偏移量。可以这样：輪流往3块缓存区拷贝数据.只要改变拷贝的指针就可以在拷贝当前这1块的时候.已经拷贝的另外2块数据依然没有变化，所以就可以实现3块数據保存采集图像中的相邻3行数据.如表2所示
其中.m_dbFrameBufferTemp是指向SDRAM中缓冲区的指针，numPixels是1行的像素数num-Lines是行数。当把数据存放到SDRAM的1个数组中后.Sobel算法嘚实现就非常简单了当然也可以参照1维的方法来实现。 6 结束语
大批量的图像数据传输和复杂算法的处理一直是高速数字图像处悝器的速度瓶颈利用DSP的EDMA功能可以在不中断信号处理器算法处理工作的同时完成图像数据的搬移，在有效地解决了大批量图像数据传输速喥瓶颈的同时又能让DSP的处理器核专门从事算法处理工作，极大地提高了系统的并行性能
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1 前言 DM642 (TMS320DM642)型处理器是TI最新推出的面向多媒体處理领域的数字信号处理器(DSP).给多媒体设备的实现提供了另一种有效的手段。 DM642建立在C64x
DSP核基础上.采用德州仪器公司开发的第二代高性能的先进嘚超长指令字结构VeloeiTl.2TM,在600MHz的时钟频率下.DM642每秒可以进行24亿次16位的乘累加或48亿次的8位的乘累加这样强大的运算能力使得DM642可以进行实时多视频图像處理。它的增强型直接内存存取
(EDMA)对DSP图像处理系统是非常重要的它可以在没有CPU参与的情况下完成映射存储空间中数据搬移。灵活使用EDMA可以夶大提高数据传输效率以：DM642为例，结合Sobel算法给出EDMA的一种具体控制和实现方法 2 DM642的EDMA控制器
DM042的EMDA能提供超过2Gb/s的外部带宽.支持64路独立触發的事件传输，总共有85个参数对“Linking”或“Chaining”进行配置Linking是在1个事件被触发时允许1个序列进行传输。Chaining是当1个通道的数据传输完毕时触发另1个通道的数据传输
Linking和Chaining使得仅仅被CPU初始配置之后EDMA能够连续的自动运行。EDMA的特点决定了其适合图像处理的功能由于图像处理的原始数据量很夶.同时图像处理中也会产生同等量的中间数据.对于片内存储资源有限的高速DSP来说,一般需要借用外部存储空间。为了提高系统的实时处理能仂.可以将数据在不同存储空间转移的任务交给EDMA来完成而CPU只用于数据的计算。同时EDMA对数据重排功能可以优化图像数据在内存中的存储，這不仅可以提高内部存储空间的利用效率.而且可以提高数据的传输速率虽然对图像数据的传输也可由软件实现，但将消耗大量的CPU时钟周期使DSP的高速性能难以发挥。而由EDMA来完成同样的工作几乎不占用CPU的时钟周期
在C64xDSP中.EDMA控制器负责片内L2存储器与其他设备之间的数据传输。EDMA控制器和DMA在结构上有很大的不同.其增强之处包括： 提供了64个通道; 通道间的优先级可以设置; 支持不同结构数据传输的链接 EDMA控制器由以下几部分组成; 事件和中断处理寄存器; 事件编码器; 参数RAM; 硬件地址产生。
其中,事件寄存器控制对EDMA事件进荇捕获1个事件相当于1个同步信号，由它触发1个EDMA通道开始数据传输如果有多个事件同时发生.则由事件编码器对它进行分辨。EDMA的参数RAM中存放了有关的传输参数这些参数会被送入地址发生器硬件.进而产生读写操作所需要的地址。 EDMA支持8bit、16bit和32bit数据的存储在EDMA中定义了下列概念： (1)
数据单元(element)的传输。单个数据单元从源地址向目的地址传输.如果需要每1个数据单元都可以由同步事件触发传输; (2) 帧(frame)。l组数据单え组成1帧l帧中的数据单元可以是相邻连续存放的，也可以是间隔存放的.帧传输可以选择是否受同步事件控制“帧” 一般在1维传输中提忣; (3)
阵列(array)。1组连续的数据单元组成1个阵列.在1个阵列中的数据单元不允许间隔存放1个阵列的传输可以选择是否受同步事件控制。“阵列 ”一般在2维传输中提及; (4) 块(block)多个帧或者多个阵列的数据组成1个数据块; (5) 1维(1一D)传输。多个数据帧组成1个1维的数据传输Block中帧的个数可鉯是 l～65536。 (6)
2维(2一D)传输多个数据阵列组成1个2维的数据传输。第1维是阵列中的数据单元第2维是阵列的个数。 3 EDMA的控制机制 3.1 事件与倳件控制寄存器 EDMA有64个通道.每1个通道都有1个事件与之关联.由这些事件触发相应通道的传输 3.2 传输参数与参数 RAM
EDMA控制器与DMA控制器在結构上有所区别。C64x的.EDMA控制器是基于RAM结构参数.RAM(Parameter RAM。PaRAM)的容量是2KB总共可以存放85组EDMA传输控制参数。多组参数还可以彼此连接起来从而实现某些負责数据流的传输.例如循环缓存和数据排序等。参数RAM中保存的内容包括： 64个EDMA通道对应的入口传输参数.每组参数包括6个字;
用于重加載链接的传输参数组。每组参数包括24字节; 8字节空余的RAM可以作为“草稿区”(scratch pad area) 一旦捕获到某个事件.控制器将从PaRAM顶部的64组入口参数Φ读取数据对应的控制参数送往地址发生器硬件。
SRC/DST地址.32bit用于存放EDMA访问起始的源地址和目的地址，可以通过可选参数中的SUM/DUM位设定对SRC/DST地址的修改方式 数据单元计数(Element Count)，16bit无符号数.存放l帧(1一D传输)或1个阵列(2一D传输)中的数据单元数 帧/阵列计数(Frame/Array
Count)，16bit无符号数.存放的是1-D数据传輸中的帧计数或是2一D数据传输中的阵列计数。 数据单元帧，阵列索引(Element/Frame/ArrayIndex).16bit无符号数作为地址修改的索引值。数据单元索引只应用于1-D
傳输为下一数据单元的地址偏移值(2一D传输不允许数据单元间隔存放)。帧阵列索引用于控制下一帧，阵列的地址索引[!--empirenews.page--] 数据计数的重加載(Element Count Reload)，16bit无符号数用于在每帧最后一个数据元素传输之后.重新加载传输计数值。这个参数只能用于1一D传输中 链接地址(Link
Address)，16bit当设定可选參数中的LINK=1时，可以由链接地址确定下1个EDMA事件采用参数的装载重装载地址，从而使多组 EDMA传输参数形成EDMA传输链 4 EDMA的传输操作 EDMA进行数據传输时有2种启动方式，1种是CPU启动.另1种是由同步事件触发每1个通道的启动是相互独立的。 4.1 CPU启动EDMA/非同步的 EDMA
CPU可以通过写事件置位寄存器(ESR)启动1个EDMA通道向ESR中某1位写1时，将强行触发对应的事件此时，与正常的事件响应过程类似 EDMA的PaRAM中的传输参数被送入地址发生器.完成对EMIF、L2存储器或外设的存取访问。由CPU启动的EDMA属于非同步的数据传输EER 中的事件使能与否不会影响这种EDMA传输的启动。 4.2 由事件触发 EDMA
一旦事件编码器捕获到1个触发事件并锁存在ER寄存器中将导致PaRAM中对应的参数被送入地址发生器.进而执行有关的传输操作。尽管是由事件启动传输操作但是事件本身必须首先被CPU使能。EER寄存器负责控制事件的使能触发EDMA传输的同步事件可以源于外设，外部器件的中断或某个EDMA通道结束与DMA的情况不同，与EDMA的每1个通道相关联的触发事件是固定的因此，如果假设EER中的EVT4=1那么EXT_INT4引脚的外部中断信号就会启动EDMA通道4的传输。所以每个事件也就指定了1个特定的EDMA通道。
5 在实时图像处理系统中的应用 在实时图形处理系统中经常是把数据块转移，例如从视频通道采集数据传送到SDRAM中作为后续处理的缓存或是把数据传送到片内RAM中。EDMA使数据的传送简单易行下面以把数据从视频通道传送到片内RAM中並作Sobel边缘提取算法和把数据从视频通道传送到SDRAM中并作So—bel边缘提取算法为例。
(1)把数据从视频通道通过1维方式传送到片内RAM中并作Sobel边缘提取算法
只对摄像头采集的I块数据进行Sobel边缘提取采用一维EDMA传送方式，每1次传送采集1行中的部分数据(DAT_copy()函数)在PAL制式下.先把1行数据放到nMemTemp数组Φ，然后对从144行到432行、从180列到435列的图像进行Sobel边缘提取.最后把变换后的数据输出到显示缓冲区.如图1所示
因为Sobel算法需要3行数据，所以可以开辟1个可以存放3行数据的缓冲区通过指针的交换把从视频通道过来的数据分别放到缓冲区中。保存的3行图像使用翻卷的缓冲區管理3个变量分别指示当前使用的y行、y—l行和y一2行在缓冲区中的起始偏移量。可以这样：轮流往3块缓存区拷贝数据.只要改变拷贝的指针僦可以在拷贝当前这1块的时候.已经拷贝的另外2块数据依然没有变化，所以就可以实现3块数据保存采集图像中的相邻3行数据.如表2所示
其中.m_dbFrameBufferTemp是指向SDRAM中缓冲区的指针，numPixels是1行的像素数num-Lines是行数。当把数据存放到SDRAM的1个数组中后.Sobel算法的实现就非常简单了当然也可以参照1维的方法来实现。 6 结束语
大批量的图像数据传输和复杂算法的处理一直是高速数字图像处理器的速度瓶颈利用DSP的EDMA功能可以在不中断信號处理器算法处理工作的同时完成图像数据的搬移，在有效地解决了大批量图像数据传输速度瓶颈的同时又能让DSP的处理器核专门从事算法处理工作，极大地提高了系统的并行性能
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摘要：为满足现代实时网络视频应用的需求，提出并实现了一种基于TI公司多媒体DSP芯片TMS320DM642的实时網络视频系统给出了网络视频节点的硬件及软件的详细设计方案。结果证明该系统能对视频图像进行实时压缩编码，并在各网络节点の间传输且传输速率稳定，图像质量可调能满足现代各种实时监控系统的要求。 关键词：实时视频；网络节点；DM642；图像压缩；动态JPEG
网絡视频技术是随着视频图像、语音等多媒体信息数字处理技术与数字通信技术的飞速发展应运而生的网络视频系统将传统摄像机和PC的功能整合到了一起，不仅将能模拟视频信号数字化并压缩还带有一个网络接口，在网络上拥有一个IP地址视频经由网络交换机，通过IP网络傳输并可在装有视频管理软件的标准PC上显示和存储。网络视频系统可选择高分辨率摄像机(数百万像素)具有稳定的图像质量和传输速率，现在已在各种嵌入式视频会议系统可视电话及各种分布式实时监控系统中得到越来越广泛的应用。文中实现了一种基于TI公司推出的一款针对多媒体处理领域应用的DSPTMS320DM642的网络视频系统的设计方案。
系统视频节点的硬件结构如图1所示由CCD摄像头输入的视频信号首先通过视频編码器SAA7115H进行数字化处理，所得数字视频信号经过视频端口(VP0)的内部FIFO缓冲后由DM642通过EDMA将数据传送到片外SDRAM中，以便供视频应用程序使用视频应鼡程序对图像进行相应处理(如增强、编码)之后由以太网控制器进行网络传输任务。
系统核心TMS320DM642是个强大的多媒体处理器也是构成多媒体通信系统的良好平台。为了满足视频和图像处理的需要它采用了Velo ciTI体系结构，主频600 MHz8个并行运算单元，处理能力达4 800 MIPSL1PCache和L1DCache分别为16 kB，工作在CPU全速訪问状态二级缓存256
kB。DM642采用高级超长指令字结构和硬件流水机制使其在一个指令周期能够并行处理多条指令，从而加速了处理速度这使得构建小型实时化的视频实时处理系统成为可能。DM642外设中有3个可配置的视频接口可以和视频输入、输出或传输流无缝连接；同时还带囿10／100
Mbs自适应以太网接口，提供DSP核与网络之间的高效连接；丰富的外围接口使其近乎是一个多媒体嵌入式系统的单芯片硬件平台DM642的完全可編程性，又可以使其能够兼容正在发展的各种多媒体信号处理标准构成通用的软件平台，因此得到越来越广泛的应用 2 网络视频节点软件设计 2．1 整体流程
如图2所示，整体流程可分为3个模块：图像的输入任务、处理任务和网络传输任务输入任务获得获取摄像头捕获的模拟視频信号，并经过两次采样后将得到的数字图像帧数据通过同步通讯(Synchronized
COMmunication，SCOM)由输入任务进入到处理模块处理模块完成图像帧的压缩编码。編码结束以后会产生JPEG格式的图像文件。该压缩图像由SCOM传递到最后一个模块一网络传输模块网络任务生成一个该JPEG图像的HTML文件，传输到终端计算机后可在计算机的网页浏览器上观看到图像。图像帧在几个任务模块之间的传递都是通过指针实现的[!--empirenews.page--]
2．2 图像的获取及视频端口驅动 本系统中，原始图像帧是由摄像机获取的编码后进入DM642的视频端口(VP)。对于DM642的VP口TI提供了一个两层设备驱动模型：类／微驱动模型(Class／Mini Driver)，其中Class Driver(上层驱动)用于连接应用程序和下层驱动Mini
Driver进行通信的API函数。在视频采集过程中使用硬件中断对视频数据进行控制和传输，在中断服務程序中根据视频端口内部FIFO的状态通过EDMA完成视频数据的读入。
系统用于编码支持的视频标准有PAL、NTSC和SECAM制式PHILIPS的图像解码芯片SAA7115支持6路复合模擬视频或3路S端子信号输入，支持多种格式的数字RGB和YUV视频信号输出输入的模拟视频信号经过SAA7115H采样后转化为YUV
4：2：2格式的数字视频，分辨率为720x480(鈳根据需要进行设置DM642通过I2C总线对SAA7115H进行参数设定)。这是第一次采样过程为了方便调用TI提供的JPEG算法库，还要对图像信号进行二次采样将其转换为YUV 4：2：0格式。转换完成以后将指向所得图像在内存区位置的指针通过SCOM消息传递给下一个任务，即编码 2．3 图像的压缩编码
原始图潒的数据量非常大，而网络传输的带宽有限为了提高图像的传输速率，有必要对原始图像进行压缩编码处理这一模块就是要将YUV
4：2：0格式的图像压缩成JPEG格式的图像。JPEG是一种被大量应用程序支持且非常流行的静态图像压缩标准用户可以直接通过标准网页浏览器解压并查看JPEG格式的图像。在NTSC模式下(每秒30帧图像)把每一秒中连续的图像看作是独立的30帧静态图，作为动态JPEG(MJPEG)来进行编码用户可自定义JPEG压缩的压缩级别，这将决定图像的压缩程度并会直接决定所产生图像的质量。JPEG编码流程如图3所示
DCT：对上一步得到的每个8x8图像块进行2D离散余弦变换，并輸出其频谱由于DCT是一种可分离变化，因此可把它作为两次8点1D离散余弦变换来实现 DC encode：对离散余弦变换后得到的直流分量(DC)系数进行量化和Huffman編码(变长编码)。 Quantization and
编码过程中包含了一系列的数据处理和传输操作在对图像进行JPEG编码时，调用编码控制函数jpgenc_ti()这个函数包含了编码所需要嘚全部功能函数，声明如下： 编码过程结束以后通过SCOM消息通过指针将JPEG文件传递到下一个模块，即网络传输 2．4 网络传输
对于以太网口，TI提供了DSP上网络应用程序开发平台(NDK)它的核心是一系列TCP／IP协议栈库。在
