8080时序的FPGA接收解码设计
1. 写在前面的话
很多人问我单片机和FPGA怎么通信，我告诉他，FPGA是万能的，你想怎么通信就怎么通信，或者你模拟UART，FSMC，I2C，自己看着办。呵呵。。。。。
纵然FPGA无所不能，也不能代替MCU的处理能力。很多系统中，都是FPGA与MCU的完美结合。因此难免有MCU与FPGA之间的数据交换。MCU与FPGA之间的通讯协议的稳定性，很大程序上决定了系统数据交换的成败率。在此设计了最基本的8080时序，并且通过STM32的FSMC模拟，借以奠定通讯的基础。
1. 8080时序详解
如上所示，传说中的Intel 8080接口的通信协议！，左边Master，右边为Slave。数据通过一定的时序并行传输，实现片间通讯。既然FPGA是万能的，不妨设计一个基于FPGA的8080协议数据接收电路，通过STM32的FSMC模拟。
注意，RS,WE，RD
CS（片选信号） ：低电平片选有效，高电平失能（默认为高：失能）
RS（数据寄存器） ：低电平写寄存器，高电平写数据（默认为高：写数据）
RD（读信号） ：低电平有效，上升沿写入数据，高电平失能（默认为高，失能）
WR（写信号） ：低电平有效，上升沿写入数据，高电平失能（默认为高，失能）
注意：FSMC中RS默认为低，其他为高
2. FSMC时序的FPGA接收解码设计
2.1. FSMC接收时序设计
参照了ILI9325 LCD控制芯片的8080接口通信协议，如上图所示，STM32的FSMC硬件接口，设置成8080时序的输出时序。由于MCU与FPGA通信，设置为单向通信，因此省略了RD，Bingo版本的8080接口童鞋写入如下所示：
a) 写命令（单一或者连续写入）
b) 写数据（单一或者连续写入）
2.1.1. 异步数据同步化
由于MCU（或者其他外设）与FPGA是异步关系，为了达到数据的同步，以及边沿的采样，需要用几个寄存器，将异步数据同步化，实现时序系统稳定性。
其中片选，数据，以及时钟同步电路Verilog HDL代码如下所示：
//------------------------------------- //mcu data sync to fpga reg
mcu_cs_r0,
mcu_cs_r1, mcu_cs_r2;
mcu_rs_r0,
mcu_rs_r1, mcu_rs_r2; //fsmc default 0; 8080 default 1; reg
mcu_we_r0,
mcu_we_r1; //lag one clk reg
mcu_data_r0, mcu_data_r1, mcu_data_r2;
always@(posedge clk or negedge rst_n)
begin if(!rst_n)
mcu_cs_r0 &= 1; //chip enable mcu_cs_r1 &= 1;
mcu_cs_r2 &= 1;
mcu_rs_r0 &= 0; //record/statement mcu_rs_r1 &= 0;
mcu_rs_r2 &= 0;
mcu_data_r0 &= 0; //data bus mcu_data_r1 &= 0;
mcu_data_r2 &= 0;
mcu_we_r0 &= 1; //write enable(rising)
mcu_we_r1 &= 1; //lag one clk end else begin
mcu_cs_r0 &= mcu_
mcu_cs_r1 &= mcu_cs_r0;
mcu_cs_r2 &= mcu_cs_r1;
mcu_rs_r0 &= mcu_
mcu_rs_r1 &= mcu_rs_r0;
mcu_rs_r2 &= mcu_rs_r1;
mcu_data_r0 &= mcu_
mcu_data_r1 &= mcu_data_r0;
mcu_data_r2 &= mcu_data_r1;
mcu_we_r0 &= mcu_
mcu_we_r1 &= mcu_we_r0;
fpga_cs = mcu_cs_r2; //lead one clk than fpga_we_flag wire
fpga_rs = mcu_rs_r2; //lead one clk than fpga_we_flag wire
fpga_data = mcu_data_r2; //lead one clk than fpga_we_flag //To sure when fpga_we_flag = 1, cs & rs is valid, we lag one clk wire
fpga_we_flag = (~mcu_we_r1 & mcu_we_r0) ? 1'b1 : 1'b0;
//rising edge of we
2.1.2. FSMC数据接受解码
8080协议是为了实现命令以及数据的发送，因此接收数据的同时，需要进行数据的分配，以实现数据的解码电路，如下所示。
Reg_addr为接收到的命令。
Reg_data为接收到的数据。
Update_flag为接收到数据的标志位，便于在后续模块中的接收。
//------------------------------------- reg
always@(posedge clk or negedge rst_n)
begin if(!rst_n)
reg_addr &= 0;
reg_data &= 0;
update_flag &= 0;
end else if(~fpga_cs) //chip enable begin if(~fpga_rs & fpga_we_flag) //write register begin
reg_addr &= fpga_data[7:0];
reg_data &= reg_
update_flag &= 0;
end else if(fpga_rs & fpga_we_flag) //write data begin
reg_addr &= reg_
reg_data &= fpga_
update_flag &= 1;
end else begin
reg_addr &= reg_
reg_data &= reg_
update_flag &= 0;
end else begin
reg_addr &= reg_
reg_data &= reg_
update_flag &= 0;
2.1.3. 命令数据解码电路
其实这一部也很重要，通过reg_addr以及reg_data，实现命令与数据的解码电路，也就是相当于模拟ILI9325内部的初始化协议。FPGA是万能的，这个功能用简单的case语句便能实现，如下以16h'FF的时候配置led_data为例。
//-------------------------------------//register and data trans always@(posedge clk or negedge rst_n)
begin if(!rst_n)
led_data &= 0;
end else if(update_flag) //updata data flag begin case(reg_addr)
led_data &= reg_data[7:0]; default:;
2.2. FSMC接收解码的Modelsim仿真
2.2.1. Testbench FSMC发送的设计
为了仿真电路的正确性，通过testbench模拟了STM32-FSMC的命令以及数据的发送时序，如下所示：
//--------------------------------------------- //mcu fsmc write cmd task task_write_
[15:0] fsmc_
mcu_cs = 0; #100;
mcu_rs = 0; #100;
mcu_data = fsmc_
mcu_we = 0; #100;
mcu_we = 1; #100;
mcu_rs = 1; #100;
mcu_cs = 1; #100;
endtask //--------------------------------------------- //mcu fsmc write data task task_write_
[15:0] fsmc_
mcu_cs = 0; #100;
mcu_rs = 1; #100;
mcu_data = fsmc_
mcu_we = 0; #100;
mcu_we = 1; #100;
mcu_rs = 1; #100;
mcu_cs = 1; #100;
2.2.2. FSMC时序仿真电路
task_write_cmd(16'hFF);
task_write_data(16'h58);
task_write_cmd(16'hFF);
task_write_data(16'hA9);
task_write_data(16'h6E);
task_write_data(16'h8F);
模拟MCU发送FSMC数据，经过FPGA的接收解码电路，最后的Modelsim仿真图如下所示：
该代码已经应用在MCU2FPGA的VGA显示驱动中应用，经过长时间的测试校验，目前稳定可靠，希望能给大家在平时的设计中，带来一定的启发与帮助。我的设计永远是我的，除非你已经掌握了精髓，行云流水而自如。
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技术信息（为技术支持人员提供）
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打开&IIS 帮助&（可在 IIS 管理器 (inetmgr) 中访问），然后搜索标题为&网站设置&、&常规管理任务&和&关于自定义错误消息&的主题。君，已阅读到文档的结尾了呢~~
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stm32与fpga 之间的fsmc通信
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STM32通过FSMC读写FPGA
已有 5861 次阅读 15:04
硬件平台：icore板（STM32F103VC + EP4C6E22C8）STM32F103VC是100管脚的，FSMC引脚定义：地址仅有A19-23&&A16-18&共8根地址线，数据线有16根，控制信号RD、WR、NE1FPGA挂在BANK1的第一区（NE1，还可以有NE2、3、4）&这样可以在FPGA内定义8个寄存器（仅解析A16-18三根地址线）部分地址映射如下图所示：/***********************************************************& & & &据此定义如下STM32与FPGA间通信用的寄存器&**********************************************************&*/#define ARM_FPGA_REG0 *((volatile unsigned short *)((u32)0x))#define ARM_FPGA_REG1 *((volatile unsigned short*)( (u32)0x))#define ARM_FPGA_REG2 *((volatile unsigned short*)( (u32)0x))#define ARM_FPGA_REG3 *((volatile unsigned short*)( (u32)0x))#define ARM_FPGA_REG4 *((volatile unsigned short*)( (u32)0x))#define ARM_FPGA_REG5 *((volatile unsigned short *)((u32)0x600a0000))#define ARM_FPGA_REG6 *((volatile unsigned short *)((u32)0x600c0000))#define ARM_FPGA_REG7 *((volatile unsigned short *)((u32)0x600e0000))& /* FSMC对应的GPIO选第二功能，100pin的和非100pin的管脚是有差别的& */&void FSMC_GPIO_Configuration(void){& GPIO_InitTypeDef GPIO_InitS& /* SRAM 数据线双向IO &PD 和 PE & & & & & & & */& GPIO_InitStructure.GPIO_Pin = GPIO_Pin_0 | GPIO_Pin_1 | GPIO_Pin_8 | GPIO_Pin_9 |& & & & & & & & & & & & & & & & & & & & & & & & & &&GPIO_Pin_10 | GPIO_Pin_14 | GPIO_Pin_15;& GPIO_InitStructure.GPIO_Mode = GPIO_Mode_AF_PP; //GPIO_Mode_AF_PP是复用第二功能，也即FSMC& GPIO_InitStructure.GPIO_Speed = GPIO_Speed_50MHz;& GPIO_Init(GPIOD, &GPIO_InitStructure);&&&& GPIO_InitStructure.GPIO_Pin = GPIO_Pin_7 | GPIO_Pin_8 | GPIO_Pin_9 | GPIO_Pin_10 |& & & & & & & & & & & & & & & & & & & & & & & & & &&GPIO_Pin_11 | GPIO_Pin_12 | GPIO_Pin_13 | GPIO_Pin_14 |&& & & & & & & & & & & & & & & & & & & & & & & & & &&GPIO_Pin_15;& GPIO_Init(GPIOE, &GPIO_InitStructure);&&& /* SRAM Address lines configuration & PD11 12 13 对应 A16 17 18 && & & PE2 3 4 5 6 对应 A23 19 20 21 22 &总共8根地址线 & & & & & &*/& GPIO_InitStructure.GPIO_Pin = GPIO_Pin_11 |GPIO_Pin_12 | GPIO_Pin_13;& GPIO_Init(GPIOD, &GPIO_InitStructure);&&& GPIO_InitStructure.GPIO_Pin = GPIO_Pin_6 | GPIO_Pin_2 | GPIO_Pin_3 |&& & & & & & & & & & & & & & & & & & & & & & & & & &&GPIO_Pin_4 | GPIO_Pin_5;& GPIO_Init(GPIOE, &GPIO_InitStructure);& && /* WR and RD configuration */ && GPIO_InitStructure.GPIO_Pin = GPIO_Pin_4 |GPIO_Pin_5;& GPIO_Init(GPIOD, &GPIO_InitStructure);&&& /* NE1 PD7 片选 */& GPIO_InitStructure.GPIO_Pin = GPIO_Pin_7;&& GPIO_Init(GPIOD, &GPIO_InitStructure);&&& /* NBL0, NBL1 configuration 高低字节使能*/// &GPIO_InitStructure.GPIO_Pin = GPIO_Pin_0 | GPIO_Pin_1;&// &GPIO_Init(GPIOE, &GPIO_InitStructure);&}& /*设置FSMC接口时序，控制对象，以及BANK以及区（一个Bank有4个区（4个片选））& & & & */&void FSMC_SRAM_Init(void){& FSMC_NORSRAMInitTypeDef &FSMC_NORSRAMInitS& FSMC_NORSRAMTimingInitTypeDef &p;&&/*-- FSMC Configuration ------------------------------------------------------*/& p.FSMC_AddressSetupTime = 0;& p.FSMC_AddressHoldTime = 0;& p.FSMC_DataSetupTime = 2;& p.FSMC_BusTurnAroundDuration = 0;& p.FSMC_CLKDivision = 0;& p.FSMC_DataLatency = 0;& p.FSMC_AccessMode = FSMC_AccessMode_A;& FSMC_NORSRAMInitStructure.FSMC_Bank = FSMC_Bank1_NORSRAM1;& FSMC_NORSRAMInitStructure.FSMC_DataAddressMux = FSMC_DataAddressMux_D& FSMC_NORSRAMInitStructure.FSMC_MemoryType = FSMC_MemoryType_SRAM;& FSMC_NORSRAMInitStructure.FSMC_MemoryDataWidth = &&& FSMC_MemoryDataWidth_16b;//FSMC_MemoryDataWidth_8b;& FSMC_NORSRAMInitStructure.FSMC_BurstAccessMode = FSMC_BurstAccessMode_D& FSMC_NORSRAMInitStructure.FSMC_WaitSignalPolarity = FSMC_WaitSignalPolarity_L& FSMC_NORSRAMInitStructure.FSMC_WrapMode = FSMC_WrapMode_D& FSMC_NORSRAMInitStructure.FSMC_WaitSignalActive = FSMC_WaitSignalActive_BeforeWaitS& FSMC_NORSRAMInitStructure.FSMC_WriteOperation = FSMC_WriteOperation_E& FSMC_NORSRAMInitStructure.FSMC_WaitSignal = FSMC_WaitSignal_D& FSMC_NORSRAMInitStructure.FSMC_ExtendedMode = FSMC_ExtendedMode_D& FSMC_NORSRAMInitStructure.FSMC_AsyncWait = FSMC_AsyncWait_D& FSMC_NORSRAMInitStructure.FSMC_WriteBurst = FSMC_WriteBurst_D& FSMC_NORSRAMInitStructure.FSMC_ReadWriteTimingStruct = &p;& FSMC_NORSRAMInitStructure.FSMC_WriteTimingStruct = &p;& FSMC_NORSRAMInit(&FSMC_NORSRAMInitStructure);&& /* Enable FSMC Bank1_SRAM Bank */& FSMC_NORSRAMCmd(FSMC_Bank1_NORSRAM1, ENABLE); &}/* &另外不要忘了使能FSMC时钟以及对应GPIO的时钟，放在RCC_Configuration()里面了&*/& RCC_APB2PeriphClockCmd(RCC_APB2Periph_GPIOC | RCC_APB2Periph_GPIOD | RCC_APB2Periph_GPIOE,&& & & & & & & & & & & & & & & & & & & & & & ENABLE);& RCC_AHBPeriphClockCmd(RCC_AHBPeriph_FSMC, ENABLE);至此STM32配置FSMC就完成了，可以编写测试程序了：void main(void){& & & &&u32 i = 0;& & & &&u16 j = 0;&& & & & RCC_Configuration(); & & & & & & & & & & & && & & & NVIC_Configuration(); & & & & & & & & & & &&& & & & FSMC_GPIO_Configuration(); & & & & & & & & && & & & FSMC_SRAM_Init(); & & & & & & & & & & & & &&& & & & USART_Initial();//UART1端口配置 & & & & & &&& & & & & & & & & & & & & & & & & & & & & & & & & &&& & & & printf("start test!\r\n"); & & & & & & & & && & & & & & & & & & & & & & & & & & & & & & & & & &&& & & & for(j = 0; j & 256; j++) & & & & & & & & & && & & & { & & & & & & & & & & & & & & & & & & & & &&& & & & & & & &ARM_FPGA_REG2 = j && 8 | & & & & & & & &&& & & & & & & &printf("0x%4x\r\n", ARM_FPGA_REG2); & & & &&& & & & } & & & & & & & & & & & & & & & & & & & & &&& & & & & & & & & & & & & & & & & & & & & & & & & &&& & & & for(i = 0; i & 65536; i++) & & & & & & & & && & & & { & & & & & & & & & & & & & & & & & & & & &&& & & & & & &&&ARM_FPGA_REG1 = (u16)i; & & & & & & & & & && & & & & & & &if(ARM_FPGA_REG1 != i) & & & & & & & & & & && & & & & & & & && printf("%d\r\n", ARM_FPGA_REG1); & & & & &&& & & & } & & & & & & & & & & & & & & & & & & & & &&& & & & printf("test over!\r\n"); & & & & & & & & &&& & & &&& & & & &while(1)& & & & &{& & & & &}}/* & FPGA端得代码和上次DSP与FPGA通信的代码基本一致，如下：& & */module & & &STM32_FPGA(& & & & & & & & & & & & & & & & & & & && &input &main_clk, &//25M晶振& & & & & & & & & & & & & & & & & & & & &&output arm_clk, &//FPGA输出8M时钟作为STM32的外部时钟HSE，经过PLL倍频后得& & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & & &//72M系统时钟&& & & & & & & & & & & & & & & & & & & & &&output led, & & & //指示灯，无关紧要&& & & & & & & & & & & & & & & & & & & & &&input [2:0] addr,& & & & & & & & & & & & & & & & & & & & &&inout [15:0] data,& & & & & & & & & & & & & & & & & & & & &&input FPGA_CS0,//FPGA片选& & & & & & & & & & & & & & & & & & & & &&input RD,& & & & & & & & & & & & & & & & & & & & &&input WR&&& & & & & & & & & & & & & & & & & & & & &);pll_50M& & & &pll_50M_inst (& & & & & & & & & & & & & & & & & & & & & .inclk0 ( main_clk ),//25M& & & & & & & & & & & & & & & & & & & & & .c0 ( clk ), & & & & & &&//50M& & & & & & & & & & & & & & & & & & & & &&.c1 ( arm_clk ) & & &//8M & && & & & & & & & & & & & & & & & & & & & );reg [24:0] cnt = 0;always @(posedge clk)& && cnt &= cnt + 1'b1;&assign led = cnt[24];////////////////////////////////////////////////////////////////////reg [15:0] ARM_FPGA_REG0;&reg [15:0] ARM_FPGA_REG1;reg [15:0] ARM_FPGA_REG2;&reg [15:0] ARM_FPGA_REG3;&reg [15:0] ARM_FPGA_REG4;reg [15:0] ARM_FPGA_REG5;&reg [15:0] ARM_FPGA_REG6;&reg [15:0] ARM_FPGA_REG7;&&wire rd_en = ~FPGA_CS0 && ~RD;reg [15:0] data_&//always @(posedge clk) //! & & & & & & & & & & & & & & &&always @(*)begin & & & & & & & & & & & & & & & & & & & & & & & && &if(rd_en) & & & & & & & & & & & & & & & &&& & &begin & & & & & & & & & & & & & & & & & & & & &&& & & & case(addr[2:0]) & & & & & & & & & & & & & & && & & & &3'd0 & : &data_reg &= ARM_FPGA_REG0; & & & && & & & &3'd1 & : &data_reg &= ARM_FPGA_REG1; & & & && & & & &3'd2 & : &data_reg &= ARM_FPGA_REG2; & & & && & & & &3'd3 & : &data_reg &= ARM_FPGA_REG3; & & & && & & & &3'd4 & : &data_reg &= ARM_FPGA_REG4; & & & && & & & &3'd5 & : &data_reg &= ARM_FPGA_REG5; & & & && & & & &3'd6 & : &data_reg &= ARM_FPGA_REG6; & & & && & & & &3'd7 & : &data_reg &= ARM_FPGA_REG7; & & & && & & & &default: &; & & & & & & & & & & & & & & & &&& & & & endcase&&& &&&& & & & & & & & & & & &&& & &end & & & & & & & & & & & & & & & & & & & & & & & &&&& & & & & & & & & & & & & & & & & & & & & &&end&& & & & & & & & & & & & & & & & & & & & &&/* WR上升沿STM32的数据写入FPGA，即sampling point */&&reg WR_tmp1;reg WR_tmp2;always @(posedge clk)begin& & WR_tmp1 &= WR;& & WR_tmp2 &= WR_tmp1;end&&wire WR_RISING = ~WR_tmp2 && WR_tmp1;//与clk同步&&always @(*)&& & & & & & & & & & & & & & & & &begin&& & & & & & & & & & & & & & & & & & && if(WR_RISING)&& & & & & & & & & & & & & && & &begin & & & & & & & & & & & & & & & & & && & & & case(addr[2:0]) & & & & & & & & & & &&& & & & &3'd0 & : &ARM_FPGA_REG0 &= & &&& & & & &3'd1 & : &ARM_FPGA_REG1 &= & &&& & & & &3'd2 & : &ARM_FPGA_REG2 &= & &&& & & & &3'd3 & : &ARM_FPGA_REG3 &= & &&& & & & &3'd4 & : &ARM_FPGA_REG4 &= & &&& & & & &3'd5 & : &ARM_FPGA_REG5 &= & &&& & & & &3'd6 & : &ARM_FPGA_REG6 &= & &&& & & & &3'd7 & : &ARM_FPGA_REG7 &= & &&& & & & &default: &; & & & & & & & & & & & & && & & & endcase&&& &&&& & & & & & & & && & &end & & & & & & & & & & & & & & & & & & &end&& & & & & & & & & & & & & & & & & & & &assign data =&rd_en ? data_reg : 16'&endmodule测试结果截图：
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